util/flashrom/chipset_enable.c

   1 /*
   2  * This file is part of the flashrom project.
   3  *
   4  * Copyright (C) 2000 Silicon Integrated System Corporation
   5  * Copyright (C) 2005-2007 coresystems GmbH <stepan@coresystems.de>
   6  * Copyright (C) 2006 Uwe Hermann <uwe@hermann-uwe.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; version 2 of the License.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 /*
  23  * Contains the chipset specific flash enables.
  24  */
  25
  26 #define _LARGEFILE64_SOURCE
  27
  28 #include <stdio.h>
  29 #include <pci/pci.h>
  30 #include <stdlib.h>
  31 #include <sys/types.h>
  32 #include <sys/stat.h>
  33 #include <sys/mman.h>
  34 #include <fcntl.h>
  35 #include <unistd.h>
  36 #include "flash.h"
  37
  38 /**
  39  * flashrom defaults to LPC flash devices. If a known SPI controller is found
  40  * and the SPI strappings are set, this will be overwritten by the probing code.
  41  *
  42  * Eventually, this will become an array when multiple flash support works.
  43  */
  44
  45 flashbus_t flashbus = BUS_TYPE_LPC;
  46 void *spibar = NULL;
  47
  48
  49 static int enable_flash_ali_m1533(struct pci_dev *dev, const char *name)
  50 {
  51         uint8_t tmp;
  52
  53         /*
  54          * ROM Write enable, 0xFFFC0000-0xFFFDFFFF and
  55          * 0xFFFE0000-0xFFFFFFFF ROM select enable.
  56          */
  57         tmp = pci_read_byte(dev, 0x47);
  58         tmp |= 0x46;
  59         pci_write_byte(dev, 0x47, tmp);
  60
  61         return 0;
  62 }
  63
  64 static int enable_flash_sis630(struct pci_dev *dev, const char *name)
  65 {
  66         uint8_t b;
  67
  68         /* Enable 0xFFF8000~0xFFFF0000 decoding on SiS 540/630. */
  69         b = pci_read_byte(dev, 0x40);
  70         pci_write_byte(dev, 0x40, b | 0xb);
  71
  72         /* Flash write enable on SiS 540/630. */
  73         b = pci_read_byte(dev, 0x45);
  74         pci_write_byte(dev, 0x45, b | 0x40);
  75
  76         /* The same thing on SiS 950 Super I/O side... */
  77
  78         /* First probe for Super I/O on config port 0x2e. */
  79         OUTB(0x87, 0x2e);
  80         OUTB(0x01, 0x2e);
  81         OUTB(0x55, 0x2e);
  82         OUTB(0x55, 0x2e);
  83
  84         if (INB(0x2f) != 0x87) {
  85                 /* If that failed, try config port 0x4e. */
  86                 OUTB(0x87, 0x4e);
  87                 OUTB(0x01, 0x4e);
  88                 OUTB(0x55, 0x4e);
  89                 OUTB(0xaa, 0x4e);
  90                 if (INB(0x4f) != 0x87) {
  91                         printf("Can not access SiS 950\n");
  92                         return -1;
  93                 }
  94                 OUTB(0x24, 0x4e);
  95                 b = INB(0x4f) | 0xfc;
  96                 OUTB(0x24, 0x4e);
  97                 OUTB(b, 0x4f);
  98                 OUTB(0x02, 0x4e);
  99                 OUTB(0x02, 0x4f);
 100         }
 101
 102         OUTB(0x24, 0x2e);
 103         printf("2f is %#x\n", INB(0x2f));
 104         b = INB(0x2f) | 0xfc;
 105         OUTB(0x24, 0x2e);
 106         OUTB(b, 0x2f);
 107
 108         OUTB(0x02, 0x2e);
 109         OUTB(0x02, 0x2f);
 110
 111         return 0;
 112 }
 113
 114 /* Datasheet:
 115  *   - Name: 82371AB PCI-TO-ISA / IDE XCELERATOR (PIIX4)
 116  *   - URL: http://www.intel.com/design/intarch/datashts/290562.htm
 117  *   - PDF: http://www.intel.com/design/intarch/datashts/29056201.pdf
 118  *   - Order Number: 290562-001
 119  */
 120 static int enable_flash_piix4(struct pci_dev *dev, const char *name)
 121 {
 122         uint16_t old, new;
 123         uint16_t xbcs = 0x4e;   /* X-Bus Chip Select register. */
 124
 125         old = pci_read_word(dev, xbcs);
 126
 127         /* Set bit 9: 1-Meg Extended BIOS Enable (PCI master accesses to
 128          *            FFF00000-FFF7FFFF are forwarded to ISA).
 129          * Set bit 7: Extended BIOS Enable (PCI master accesses to
 130          *            FFF80000-FFFDFFFF are forwarded to ISA).
 131          * Set bit 6: Lower BIOS Enable (PCI master, or ISA master accesses to
 132          *            the lower 64-Kbyte BIOS block (E0000-EFFFF) at the top
 133          *            of 1 Mbyte, or the aliases at the top of 4 Gbyte
 134          *            (FFFE0000-FFFEFFFF) result in the generation of BIOSCS#.
 135          * Note: Accesses to FFFF0000-FFFFFFFF are always forwarded to ISA.
 136          * Set bit 2: BIOSCS# Write Enable (1=enable, 0=disable).
 137          */
 138         new = old | 0x02c4;
 139
 140         if (new == old)
 141                 return 0;
 142
 143         pci_write_word(dev, xbcs, new);
 144
 145         if (pci_read_word(dev, xbcs) != new) {
 146                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", xbcs, new, name);
 147                 return -1;
 148         }
 149
 150         return 0;
 151 }
 152
 153 /*
 154  * See ie. page 375 of "Intel I/O Controller Hub 7 (ICH7) Family Datasheet"
 155  * http://download.intel.com/design/chipsets/datashts/30701303.pdf
 156  */
 157 static int enable_flash_ich(struct pci_dev *dev, const char *name,
 158                             int bios_cntl)
 159 {
 160         uint8_t old, new;
 161
 162         /*
 163          * Note: the ICH0-ICH5 BIOS_CNTL register is actually 16 bit wide, but
 164          * just treating it as 8 bit wide seems to work fine in practice.
 165          */
 166         old = pci_read_byte(dev, bios_cntl);
 167
 168         printf_debug("\nBIOS Lock Enable: %sabled, ",
 169                      (old & (1 << 1)) ? "en" : "dis");
 170         printf_debug("BIOS Write Enable: %sabled, ",
 171                      (old & (1 << 0)) ? "en" : "dis");
 172         printf_debug("BIOS_CNTL is 0x%x\n", old);
 173
 174         new = old | 1;
 175
 176         if (new == old)
 177                 return 0;
 178
 179         pci_write_byte(dev, bios_cntl, new);
 180
 181         if (pci_read_byte(dev, bios_cntl) != new) {
 182                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", bios_cntl, new, name);
 183                 return -1;
 184         }
 185
 186         return 0;
 187 }
 188
 189 static int enable_flash_ich_4e(struct pci_dev *dev, const char *name)
 190 {
 191         return enable_flash_ich(dev, name, 0x4e);
 192 }
 193
 194 static int enable_flash_ich_dc(struct pci_dev *dev, const char *name)
 195 {
 196         return enable_flash_ich(dev, name, 0xdc);
 197 }
 198
 199 #define ICH_STRAP_RSVD 0x00
 200 #define ICH_STRAP_SPI  0x01
 201 #define ICH_STRAP_PCI  0x02
 202 #define ICH_STRAP_LPC  0x03
 203
 204 static int enable_flash_vt8237s_spi(struct pci_dev *dev, const char *name) {
 205         uint32_t mmio_base;
 206
 207         mmio_base = (pci_read_long(dev, 0xbc)) << 8;
 208         printf_debug("MMIO base at = 0x%x\n", mmio_base);
 209         spibar =  mmap(NULL, 0x70, PROT_READ | PROT_WRITE, MAP_SHARED,
 210                                 fd_mem, mmio_base);
 211
 212         if (spibar == MAP_FAILED) {
 213                 perror("Can't mmap memory using " MEM_DEV);
 214                 exit(1);
 215         }
 216
 217         printf_debug("0x6c: 0x%04x     (CLOCK/DEBUG)\n", *(uint16_t *)(spibar + 0x6c));
 218
 219         flashbus = BUS_TYPE_VIA_SPI;
 220
 221         return 0;
 222 }
 223
 224 static int enable_flash_ich_dc_spi(struct pci_dev *dev, const char *name, int ich_generation)
 225 {
 226         int ret, i;
 227         uint8_t old, new, bbs, buc;
 228         uint16_t spibar_offset;
 229         uint32_t tmp, gcs;
 230         void *rcrb;
 231         static const char *straps_names[] = { "reserved", "SPI", "PCI", "LPC" };
 232
 233         /* Enable Flash Writes */
 234         ret = enable_flash_ich_dc(dev, name);
 235
 236         /* Get physical address of Root Complex Register Block */
 237         tmp = pci_read_long(dev, 0xf0) & 0xffffc000;
 238         printf_debug("\nRoot Complex Register Block address = 0x%x\n", tmp);
 239
 240         /* Map RCBA to virtual memory */
 241         rcrb = mmap(0, 0x4000, PROT_READ | PROT_WRITE, MAP_SHARED, fd_mem, (off_t)tmp);
 242         if (rcrb == MAP_FAILED) {
 243                 perror("Can't mmap memory using " MEM_DEV);
 244                 exit(1);
 245         }
 246
 247         gcs = *(volatile uint32_t *)(rcrb + 0x3410);
 248         printf_debug("GCS = 0x%x: ", gcs);
 249         printf_debug("BIOS Interface Lock-Down: %sabled, ",
 250                      (gcs & 0x1) ? "en" : "dis");
 251         bbs = (gcs >> 10) & 0x3;
 252         printf_debug("BOOT BIOS Straps: 0x%x (%s)\n", bbs, straps_names[bbs]);
 253
 254         buc = *(volatile uint8_t *)(rcrb + 0x3414);
 255         printf_debug("Top Swap : %s\n", (buc & 1)?"enabled (A16 inverted)":"not enabled");
 256
 257         /* It seems the ICH7 does not support SPI and LPC chips at the same
 258          * time. At least not with our current code. So we prevent searching
 259          * on ICH7 when the southbridge is strapped to LPC
 260          */
 261
 262         if (ich_generation == 7 && bbs == ICH_STRAP_LPC) {
 263                 /* No further SPI initialization required */
 264                 return ret;
 265         }
 266
 267         switch (ich_generation) {
 268         case 7:
 269                 flashbus = BUS_TYPE_ICH7_SPI;
 270                 spibar_offset = 0x3020;
 271                 break;
 272         case 8:
 273                 flashbus = BUS_TYPE_ICH9_SPI;
 274                 spibar_offset = 0x3020;
 275                 break;
 276         case 9:
 277         case 10:
 278         default: /* Future version might behave the same */
 279                 flashbus = BUS_TYPE_ICH9_SPI;
 280                 spibar_offset = 0x3800;
 281                 break;
 282         }
 283
 284         /* SPIBAR is at RCRB+0x3020 for ICH[78] and RCRB+0x3800 for ICH9. */
 285         printf_debug("SPIBAR = 0x%x + 0x%04x\n", tmp, spibar_offset);
 286
 287         /* Assign Virtual Address */
 288         spibar =  rcrb + spibar_offset;
 289
 290         switch (flashbus) {
 291         case BUS_TYPE_ICH7_SPI:
 292                 printf_debug("0x00: 0x%04x     (SPIS)\n", *(uint16_t *)(spibar + 0));
 293                 printf_debug("0x02: 0x%04x     (SPIC)\n", *(uint16_t *)(spibar + 2));
 294                 printf_debug("0x04: 0x%08x (SPIA)\n", *(uint32_t *)(spibar + 4));
 295                 for (i=0; i < 8; i++) {
 296                         int offs;
 297                         offs = 8 + (i * 8);
 298                         printf_debug("0x%02x: 0x%08x (SPID%d)\n", offs, *(uint32_t *)(spibar + offs), i);
 299                         printf_debug("0x%02x: 0x%08x (SPID%d+4)\n", offs+4, *(uint32_t *)(spibar + offs +4), i);
 300                 }
 301                 printf_debug("0x50: 0x%08x (BBAR)\n", *(uint32_t *)(spibar + 0x50));
 302                 printf_debug("0x54: 0x%04x     (PREOP)\n", *(uint16_t *)(spibar + 0x54));
 303                 printf_debug("0x56: 0x%04x     (OPTYPE)\n", *(uint16_t *)(spibar + 0x56));
 304                 printf_debug("0x58: 0x%08x (OPMENU)\n", *(uint32_t *)(spibar + 0x58));
 305                 printf_debug("0x5c: 0x%08x (OPMENU+4)\n", *(uint32_t *)(spibar + 0x5c));
 306                 for (i=0; i < 4; i++) {
 307                         int offs;
 308                         offs = 0x60 + (i * 4);
 309                         printf_debug("0x%02x: 0x%08x (PBR%d)\n", offs, *(uint32_t *)(spibar + offs), i);
 310                 }
 311                 printf_debug("\n");
 312                 if ( (*(uint16_t *)spibar) & (1 << 15)) {
 313                         printf("WARNING: SPI Configuration Lockdown activated.\n");
 314                 }
 315                 break;
 316         case BUS_TYPE_ICH9_SPI:
 317                 /* TODO: Add dumping function for ICH8/ICH9, or drop the
 318                  * whole SPIBAR dumping from chipset_enable.c - There's
 319                  * inteltool for this task already.
 320                  */
 321                 break;
 322         default:
 323                 /* Nothing */
 324                 break;
 325         }
 326
 327         old = pci_read_byte(dev, 0xdc);
 328         printf_debug("SPI Read Configuration: ");
 329         new = (old >> 2) & 0x3;
 330         switch (new) {
 331         case 0:
 332         case 1:
 333         case 2:
 334                 printf_debug("prefetching %sabled, caching %sabled, ",
 335                         (new & 0x2) ? "en" : "dis",
 336                         (new & 0x1) ? "dis" : "en");
 337                 break;
 338         default:
 339                 printf_debug("invalid prefetching/caching settings, ");
 340                 break;
 341         }
 342
 343         return ret;
 344 }
 345
 346 static int enable_flash_ich7(struct pci_dev *dev, const char *name)
 347 {
 348         return enable_flash_ich_dc_spi(dev, name, 7);
 349 }
 350
 351 static int enable_flash_ich8(struct pci_dev *dev, const char *name)
 352 {
 353         return enable_flash_ich_dc_spi(dev, name, 8);
 354 }
 355
 356 static int enable_flash_ich9(struct pci_dev *dev, const char *name)
 357 {
 358         return enable_flash_ich_dc_spi(dev, name, 9);
 359 }
 360
 361 static int enable_flash_ich10(struct pci_dev *dev, const char *name)
 362 {
 363         return enable_flash_ich_dc_spi(dev, name, 10);
 364 }
 365
 366 static int enable_flash_vt823x(struct pci_dev *dev, const char *name)
 367 {
 368         uint8_t val;
 369
 370         /* enable ROM decode range (1MB) FFC00000 - FFFFFFFF*/
 371         pci_write_byte(dev, 0x41, 0x7f);
 372
 373         /* ROM write enable */
 374         val = pci_read_byte(dev, 0x40);
 375         val |= 0x10;
 376         pci_write_byte(dev, 0x40, val);
 377
 378         if (pci_read_byte(dev, 0x40) != val) {
 379                 printf("\nWARNING: Failed to enable ROM Write on \"%s\"\n",
 380                        name);
 381                 return -1;
 382         }
 383
 384         return 0;
 385 }
 386
 387 static int enable_flash_cs5530(struct pci_dev *dev, const char *name)
 388 {
 389         uint8_t reg8;
 390
 391         #define DECODE_CONTROL_REG2             0x5b    /* F0 index 0x5b */
 392         #define ROM_AT_LOGIC_CONTROL_REG        0x52    /* F0 index 0x52 */
 393
 394         #define LOWER_ROM_ADDRESS_RANGE         (1 << 0)
 395         #define ROM_WRITE_ENABLE                (1 << 1)
 396         #define UPPER_ROM_ADDRESS_RANGE         (1 << 2)
 397         #define BIOS_ROM_POSITIVE_DECODE        (1 << 5)
 398
 399         /* Decode 0x000E0000-0x000FFFFF (128 KB), not just 64 KB, and
 400          * decode 0xFF000000-0xFFFFFFFF (16 MB), not just 256 KB.
 401          * Make the configured ROM areas writable.
 402          */
 403         reg8 = pci_read_byte(dev, ROM_AT_LOGIC_CONTROL_REG);
 404         reg8 |= LOWER_ROM_ADDRESS_RANGE;
 405         reg8 |= UPPER_ROM_ADDRESS_RANGE;
 406         reg8 |= ROM_WRITE_ENABLE;
 407         pci_write_byte(dev, ROM_AT_LOGIC_CONTROL_REG, reg8);
 408
 409         /* Set positive decode on ROM. */
 410         reg8 = pci_read_byte(dev, DECODE_CONTROL_REG2);
 411         reg8 |= BIOS_ROM_POSITIVE_DECODE;
 412         pci_write_byte(dev, DECODE_CONTROL_REG2, reg8);
 413
 414         return 0;
 415 }
 416
 417 /**
 418  * Geode systems write protect the BIOS via RCONFs (cache settings similar
 419  * to MTRRs). To unlock, change MSR 0x1808 top byte to 0x22. Reading and
 420  * writing to MSRs, however requires instructions rdmsr/wrmsr, which are
 421  * ring0 privileged instructions so only the kernel can do the read/write.
 422  * This function, therefore, requires that the msr kernel module be loaded
 423  * to access these instructions from user space using device /dev/cpu/0/msr.
 424  *
 425  * This hard-coded location could have potential problems on SMP machines
 426  * since it assumes cpu0, but it is safe on the Geode which is not SMP.
 427  *
 428  * Geode systems also write protect the NOR flash chip itself via MSR_NORF_CTL.
 429  * To enable write to NOR Boot flash for the benefit of systems that have such
 430  * a setup, raise MSR 0x51400018 WE_CS3 (write enable Boot Flash Chip Select).
 431  *
 432  * This is probably not portable beyond Linux.
 433  */
 434 static int enable_flash_cs5536(struct pci_dev *dev, const char *name)
 435 {
 436         #define MSR_RCONF_DEFAULT       0x1808
 437         #define MSR_NORF_CTL            0x51400018
 438
 439         int fd_msr;
 440         unsigned char buf[8];
 441
 442         fd_msr = open("/dev/cpu/0/msr", O_RDWR);
 443         if (!fd_msr) {
 444                 perror("open msr");
 445                 return -1;
 446         }
 447
 448         if (lseek64(fd_msr, (off64_t) MSR_RCONF_DEFAULT, SEEK_SET) == -1) {
 449                 perror("lseek64");
 450                 printf("Cannot operate on MSR. Did you run 'modprobe msr'?\n");
 451                 close(fd_msr);
 452                 return -1;
 453         }
 454
 455         if (read(fd_msr, buf, 8) != 8) {
 456                 perror("read msr");
 457                 close(fd_msr);
 458                 return -1;
 459         }
 460
 461         if (buf[7] != 0x22) {
 462                 buf[7] &= 0xfb;
 463                 if (lseek64(fd_msr, (off64_t) MSR_RCONF_DEFAULT, SEEK_SET) == -1) {
 464                         perror("lseek64");
 465                         close(fd_msr);
 466                         return -1;
 467                 }
 468
 469                 if (write(fd_msr, buf, 8) < 0) {
 470                         perror("msr write");
 471                         close(fd_msr);
 472                         return -1;
 473                 }
 474         }
 475
 476         if (lseek64(fd_msr, (off64_t) MSR_NORF_CTL, SEEK_SET) == -1) {
 477                 perror("lseek64");
 478                 close(fd_msr);
 479                 return -1;
 480         }
 481
 482         if (read(fd_msr, buf, 8) != 8) {
 483                 perror("read msr");
 484                 close(fd_msr);
 485                 return -1;
 486         }
 487
 488         /* Raise WE_CS3 bit. */
 489         buf[0] |= 0x08;
 490
 491         if (lseek64(fd_msr, (off64_t) MSR_NORF_CTL, SEEK_SET) == -1) {
 492                 perror("lseek64");
 493                 close(fd_msr);
 494                 return -1;
 495         }
 496         if (write(fd_msr, buf, 8) < 0) {
 497                 perror("msr write");
 498                 close(fd_msr);
 499                 return -1;
 500         }
 501
 502         close(fd_msr);
 503
 504         #undef MSR_RCONF_DEFAULT
 505         #undef MSR_NORF_CTL
 506         return 0;
 507 }
 508
 509 static int enable_flash_sc1100(struct pci_dev *dev, const char *name)
 510 {
 511         uint8_t new;
 512
 513         pci_write_byte(dev, 0x52, 0xee);
 514
 515         new = pci_read_byte(dev, 0x52);
 516
 517         if (new != 0xee) {
 518                 printf("tried to set register 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x52, new, name);
 519                 return -1;
 520         }
 521
 522         return 0;
 523 }
 524
 525 static int enable_flash_sis5595(struct pci_dev *dev, const char *name)
 526 {
 527         uint8_t new, newer;
 528
 529         new = pci_read_byte(dev, 0x45);
 530
 531         new &= (~0x20);         /* Clear bit 5. */
 532         new |= 0x4;             /* Set bit 2. */
 533
 534         pci_write_byte(dev, 0x45, new);
 535
 536         newer = pci_read_byte(dev, 0x45);
 537         if (newer != new) {
 538                 printf("tried to set register 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x45, new, name);
 539                 printf("Stuck at 0x%x\n", newer);
 540                 return -1;
 541         }
 542
 543         return 0;
 544 }
 545
 546 static int enable_flash_amd8111(struct pci_dev *dev, const char *name)
 547 {
 548         uint8_t old, new;
 549
 550         /* Enable decoding at 0xffb00000 to 0xffffffff. */
 551         old = pci_read_byte(dev, 0x43);
 552         new = old | 0xC0;
 553         if (new != old) {
 554                 pci_write_byte(dev, 0x43, new);
 555                 if (pci_read_byte(dev, 0x43) != new) {
 556                         printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x43, new, name);
 557                 }
 558         }
 559
 560         old = pci_read_byte(dev, 0x40);
 561         new = old | 0x01;
 562         if (new == old)
 563                 return 0;
 564         pci_write_byte(dev, 0x40, new);
 565
 566         if (pci_read_byte(dev, 0x40) != new) {
 567                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x40, new, name);
 568                 return -1;
 569         }
 570
 571         return 0;
 572 }
 573
 574 static int enable_flash_sb600(struct pci_dev *dev, const char *name)
 575 {
 576         uint32_t old, new;
 577         uint8_t reg;
 578
 579         /* Clear ROM Protect 0-3 */
 580         for (reg = 0x50; reg < 0x60; reg+=4) {
 581                 old = pci_read_long(dev, reg);
 582                 new = old & 0xFFFFFFFC;
 583                 if (new != old) {
 584                         pci_write_byte(dev, reg, new);
 585                         if (pci_read_long(dev, reg) != new) {
 586                                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x50, new, name);
 587                         }
 588                 }
 589         }
 590
 591         return 0;
 592 }
 593
 594 static int enable_flash_ck804(struct pci_dev *dev, const char *name)
 595 {
 596         uint8_t old, new;
 597
 598         old = pci_read_byte(dev, 0x88);
 599         new = old | 0xc0;
 600         if (new != old) {
 601                 pci_write_byte(dev, 0x88, new);
 602                 if (pci_read_byte(dev, 0x88) != new) {
 603                         printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x88, new, name);
 604                 }
 605         }
 606
 607         old = pci_read_byte(dev, 0x6d);
 608         new = old | 0x01;
 609         if (new == old)
 610                 return 0;
 611         pci_write_byte(dev, 0x6d, new);
 612
 613         if (pci_read_byte(dev, 0x6d) != new) {
 614                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x6d, new, name);
 615                 return -1;
 616         }
 617
 618         return 0;
 619 }
 620
 621 /* ATI Technologies Inc IXP SB400 PCI-ISA Bridge (rev 80) */
 622 static int enable_flash_sb400(struct pci_dev *dev, const char *name)
 623 {
 624         uint8_t tmp;
 625         struct pci_filter f;
 626         struct pci_dev *smbusdev;
 627
 628         /* Look for the SMBus device. */
 629         pci_filter_init((struct pci_access *)0, &f);
 630         f.vendor = 0x1002;
 631         f.device = 0x4372;
 632
 633         for (smbusdev = pacc->devices; smbusdev; smbusdev = smbusdev->next) {
 634                 if (pci_filter_match(&f, smbusdev)) {
 635                         break;
 636                 }
 637         }
 638
 639         if (!smbusdev) {
 640                 fprintf(stderr, "ERROR: SMBus device not found. Aborting.\n");
 641                 exit(1);
 642         }
 643
 644         /* Enable some SMBus stuff. */
 645         tmp = pci_read_byte(smbusdev, 0x79);
 646         tmp |= 0x01;
 647         pci_write_byte(smbusdev, 0x79, tmp);
 648
 649         /* Change southbridge. */
 650         tmp = pci_read_byte(dev, 0x48);
 651         tmp |= 0x21;
 652         pci_write_byte(dev, 0x48, tmp);
 653
 654         /* Now become a bit silly. */
 655         tmp = INB(0xc6f);
 656         OUTB(tmp, 0xeb);
 657         OUTB(tmp, 0xeb);
 658         tmp |= 0x40;
 659         OUTB(tmp, 0xc6f);
 660         OUTB(tmp, 0xeb);
 661         OUTB(tmp, 0xeb);
 662
 663         return 0;
 664 }
 665
 666 static int enable_flash_mcp55(struct pci_dev *dev, const char *name)
 667 {
 668         uint8_t old, new, byte;
 669         uint16_t word;
 670
 671         /* Set the 0-16 MB enable bits. */
 672         byte = pci_read_byte(dev, 0x88);
 673         byte |= 0xff;           /* 256K */
 674         pci_write_byte(dev, 0x88, byte);
 675         byte = pci_read_byte(dev, 0x8c);
 676         byte |= 0xff;           /* 1M */
 677         pci_write_byte(dev, 0x8c, byte);
 678         word = pci_read_word(dev, 0x90);
 679         word |= 0x7fff;         /* 16M */
 680         pci_write_word(dev, 0x90, word);
 681
 682         old = pci_read_byte(dev, 0x6d);
 683         new = old | 0x01;
 684         if (new == old)
 685                 return 0;
 686         pci_write_byte(dev, 0x6d, new);
 687
 688         if (pci_read_byte(dev, 0x6d) != new) {
 689                 printf
 690                     ("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n",
 691                      0x6d, new, name);
 692                 return -1;
 693         }
 694
 695         return 0;
 696 }
 697
 698 static int enable_flash_ht1000(struct pci_dev *dev, const char *name)
 699 {
 700         uint8_t byte;
 701
 702         /* Set the 4MB enable bit. */
 703         byte = pci_read_byte(dev, 0x41);
 704         byte |= 0x0e;
 705         pci_write_byte(dev, 0x41, byte);
 706
 707         byte = pci_read_byte(dev, 0x43);
 708         byte |= (1 << 4);
 709         pci_write_byte(dev, 0x43, byte);
 710
 711         return 0;
 712 }
 713
 714 typedef struct penable {
 715         uint16_t vendor, device;
 716         const char *name;
 717         int (*doit) (struct pci_dev *dev, const char *name);
 718 } FLASH_ENABLE;
 719
 720 static const FLASH_ENABLE enables[] = {
 721         {0x1039, 0x0630, "SiS630",              enable_flash_sis630},
 722         {0x8086, 0x7110, "Intel PIIX4/4E/4M",   enable_flash_piix4},
 723         {0x8086, 0x7198, "Intel 440MX",         enable_flash_piix4},
 724         {0x8086, 0x2410, "Intel ICH",           enable_flash_ich_4e},
 725         {0x8086, 0x2420, "Intel ICH0",          enable_flash_ich_4e},
 726         {0x8086, 0x2440, "Intel ICH2",          enable_flash_ich_4e},
 727         {0x8086, 0x244c, "Intel ICH2-M",        enable_flash_ich_4e},
 728         {0x8086, 0x2480, "Intel ICH3-S",        enable_flash_ich_4e},
 729         {0x8086, 0x248c, "Intel ICH3-M",        enable_flash_ich_4e},
 730         {0x8086, 0x24c0, "Intel ICH4/ICH4-L",   enable_flash_ich_4e},
 731         {0x8086, 0x24cc, "Intel ICH4-M",        enable_flash_ich_4e},
 732         {0x8086, 0x24d0, "Intel ICH5/ICH5R",    enable_flash_ich_4e},
 733         {0x8086, 0x25a1, "Intel 6300ESB",       enable_flash_ich_4e},
 734         {0x8086, 0x2640, "Intel ICH6/ICH6R",    enable_flash_ich_dc},
 735         {0x8086, 0x2641, "Intel ICH6-M",        enable_flash_ich_dc},
 736         {0x8086, 0x5031, "Intel EP80579",       enable_flash_ich_dc},
 737         {0x8086, 0x27b0, "Intel ICH7DH",        enable_flash_ich7},
 738         {0x8086, 0x27b8, "Intel ICH7/ICH7R",    enable_flash_ich7},
 739         {0x8086, 0x27b9, "Intel ICH7M",         enable_flash_ich7},
 740         {0x8086, 0x27bd, "Intel ICH7MDH",       enable_flash_ich7},
 741         {0x8086, 0x2810, "Intel ICH8/ICH8R",    enable_flash_ich8},
 742         {0x8086, 0x2811, "Intel ICH8M-E",       enable_flash_ich8},
 743         {0x8086, 0x2812, "Intel ICH8DH",        enable_flash_ich8},
 744         {0x8086, 0x2814, "Intel ICH8DO",        enable_flash_ich8},
 745         {0x8086, 0x2815, "Intel ICH8M",         enable_flash_ich8},
 746         {0x8086, 0x2912, "Intel ICH9DH",        enable_flash_ich9},
 747         {0x8086, 0x2914, "Intel ICH9DO",        enable_flash_ich9},
 748         {0x8086, 0x2916, "Intel ICH9R",         enable_flash_ich9},
 749         {0x8086, 0x2917, "Intel ICH9M-E",       enable_flash_ich9},
 750         {0x8086, 0x2918, "Intel ICH9",          enable_flash_ich9},
 751         {0x8086, 0x2919, "Intel ICH9M",         enable_flash_ich9},
 752         {0x8086, 0x3a14, "Intel ICH10DO",       enable_flash_ich10},
 753         {0x8086, 0x3a16, "Intel ICH10R",        enable_flash_ich10},
 754         {0x8086, 0x3a18, "Intel ICH10",         enable_flash_ich10},
 755         {0x8086, 0x3a1a, "Intel ICH10D",        enable_flash_ich10},
 756         {0x1106, 0x8231, "VIA VT8231",          enable_flash_vt823x},
 757         {0x1106, 0x3177, "VIA VT8235",          enable_flash_vt823x},
 758         {0x1106, 0x3227, "VIA VT8237",          enable_flash_vt823x},
 759         {0x1106, 0x3372, "VIA VT8237S",         enable_flash_vt8237s_spi},
 760         {0x1106, 0x8324, "VIA CX700",           enable_flash_vt823x},
 761         {0x1106, 0x0686, "VIA VT82C686",        enable_flash_amd8111},
 762         {0x1078, 0x0100, "AMD CS5530(A)",       enable_flash_cs5530},
 763         {0x100b, 0x0510, "AMD SC1100",          enable_flash_sc1100},
 764         {0x1039, 0x0008, "SiS5595",             enable_flash_sis5595},
 765         {0x1022, 0x2080, "AMD CS5536",          enable_flash_cs5536},
 766         {0x1022, 0x7468, "AMD8111",             enable_flash_amd8111},
 767         {0x1002, 0x438D, "ATI(AMD) SB600",      enable_flash_sb600},
 768         {0x10B9, 0x1533, "ALi M1533",           enable_flash_ali_m1533},
 769         {0x10de, 0x0050, "NVIDIA CK804",        enable_flash_ck804}, /* LPC */
 770         {0x10de, 0x0051, "NVIDIA CK804",        enable_flash_ck804}, /* Pro */
 771         /* Slave, should not be here, to fix known bug for A01. */
 772         {0x10de, 0x00d3, "NVIDIA CK804",        enable_flash_ck804},
 773         {0x10de, 0x0260, "NVIDIA MCP51",        enable_flash_ck804},
 774         {0x10de, 0x0261, "NVIDIA MCP51",        enable_flash_ck804},
 775         {0x10de, 0x0262, "NVIDIA MCP51",        enable_flash_ck804},
 776         {0x10de, 0x0263, "NVIDIA MCP51",        enable_flash_ck804},
 777         {0x10de, 0x0360, "NVIDIA MCP55",        enable_flash_mcp55}, /* M57SLI*/
 778         {0x10de, 0x0361, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 779         {0x10de, 0x0362, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 780         {0x10de, 0x0363, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 781         {0x10de, 0x0364, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 782         {0x10de, 0x0365, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 783         {0x10de, 0x0366, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 784         {0x10de, 0x0367, "NVIDIA MCP55",        enable_flash_mcp55}, /* Pro */
 785         {0x10de, 0x0548, "NVIDIA MCP67",        enable_flash_mcp55},
 786         {0x1002, 0x4377, "ATI SB400",           enable_flash_sb400},
 787         {0x1166, 0x0205, "Broadcom HT-1000",    enable_flash_ht1000},
 788 };
 789
 790 void print_supported_chipsets(void)
 791 {
 792         int i;
 793
 794         printf("\nSupported chipsets:\n\n");
 795
 796         for (i = 0; i < ARRAY_SIZE(enables); i++)
 797                 printf("%s (%04x:%04x)\n", enables[i].name,
 798                        enables[i].vendor, enables[i].device);
 799 }
 800
 801 int chipset_flash_enable(void)
 802 {
 803         struct pci_dev *dev = 0;
 804         int ret = -2;           /* Nothing! */
 805         int i;
 806
 807         /* Now let's try to find the chipset we have... */
 808         for (i = 0; i < ARRAY_SIZE(enables); i++) {
 809                 dev = pci_dev_find(enables[i].vendor, enables[i].device);
 810                 if (dev)
 811                         break;
 812         }
 813
 814         if (dev) {
 815                 printf("Found chipset \"%s\", enabling flash write... ",
 816                        enables[i].name);
 817
 818                 ret = enables[i].doit(dev, enables[i].name);
 819                 if (ret)
 820                         printf("FAILED!\n");
 821                 else
 822                         printf("OK.\n");
 823         }
 824
 825         return ret;
 826 }