src/vendorcode/amd/agesa/f15/Proc/Mem/Ps/OR/AM3/mpUorA3.c

   1 /* $NoKeywords:$ */
   2 /**
   3  * @file
   4  *
   5  * mpUorA3.c
   6  *
   7  * Platform specific settings for OR AM3 DDR3 U-DIMM system
   8  *
   9  * @xrefitem bom "File Content Label" "Release Content"
  10  * @e project: AGESA
  11  * @e sub-project: (Mem/Ps/OR/AM3)
  12  * @e \$Revision: 55134 $ @e \$Date: 2011-06-16 15:27:02 -0600 (Thu, 16 Jun 2011) $
  13  *
  14  **/
  15 /*****************************************************************************
  16   *
  17  * Copyright (C) 2012 Advanced Micro Devices, Inc.
  18  * All rights reserved.
  19  *
  20  * Redistribution and use in source and binary forms, with or without
  21  * modification, are permitted provided that the following conditions are met:
  22  *     * Redistributions of source code must retain the above copyright
  23  *       notice, this list of conditions and the following disclaimer.
  24  *     * Redistributions in binary form must reproduce the above copyright
  25  *       notice, this list of conditions and the following disclaimer in the
  26  *       documentation and/or other materials provided with the distribution.
  27  *     * Neither the name of Advanced Micro Devices, Inc. nor the names of
  28  *       its contributors may be used to endorse or promote products derived
  29  *       from this software without specific prior written permission.
  30  *
  31  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND
  32  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
  33  * WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  34  * DISCLAIMED. IN NO EVENT SHALL ADVANCED MICRO DEVICES, INC. BE LIABLE FOR ANY
  35  * DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  36  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
  37  * LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND
  38  * ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  39  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  40  * SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  41   *
  42   * ***************************************************************************
  43   *
  44  */
  45
  46 #include "AGESA.h"
  47 #include "AdvancedApi.h"
  48 #include "PlatformMemoryConfiguration.h"
  49 #include "ma.h"
  50 #include "Ids.h"
  51 #include "cpuFamRegisters.h"
  52 #include "cpuRegisters.h"
  53 #include "mm.h"
  54 #include "mn.h"
  55 #include "mp.h"
  56 #include "Filecode.h"
  57 CODE_GROUP (G2_PEI)
  58 RDATA_GROUP (G2_PEI)
  59
  60 #define FILECODE PROC_MEM_PS_OR_AM3_MPUORA3_FILECODE
  61 /*----------------------------------------------------------------------------
  62  *                          DEFINITIONS AND MACROS
  63  *
  64  *----------------------------------------------------------------------------
  65  */
  66
  67 /*----------------------------------------------------------------------------
  68  *                           TYPEDEFS AND STRUCTURES
  69  *
  70  *----------------------------------------------------------------------------
  71  */
  72
  73 /*----------------------------------------------------------------------------
  74  *                        PROTOTYPES OF LOCAL FUNCTIONS
  75  *
  76  *----------------------------------------------------------------------------
  77  */
  78 /*
  79  *-----------------------------------------------------------------------------
  80  *                                EXPORTED FUNCTIONS
  81  *
  82  *-----------------------------------------------------------------------------
  83  */
  84 // Slow mode, Address timing and Output drive compensation
  85 // Format :
  86 // DimmPerCh,   DDRrate,   VDDIO,   Dimm0,   Dimm1,   Dimm2,   SlowMode,   AddTmgCtl,   ODC
  87 //
  88 STATIC CONST PSCFG_SAO_ENTRY OrAM3UDdr3SAO[] = {
  89   {1, DDR667 + DDR800, V1_5, DIMM_SR, NP, NP, 0, 0x00000000, 0x00112222},
  90   {1, DDR667 + DDR800, V1_5, DIMM_DR, NP, NP, 0, 0x003B0000, 0x00112222},
  91   {1, DDR1066, V1_5, DIMM_SR, NP, NP, 0, 0x00000000, 0x10112222},
  92   {1, DDR1066, V1_5, DIMM_DR, NP, NP, 0, 0x00380000, 0x10112222},
  93   {1, DDR1333, V1_5, DIMM_SR, NP, NP, 0, 0x00000000, 0x20112222},
  94   {1, DDR1333, V1_5, DIMM_DR, NP, NP, 0, 0x00360000, 0x20112222},
  95   {1, DDR1600, V1_5, DIMM_SR, NP, NP, 0, 0x00000000, 0x30112222},
  96   {1, DDR1600, V1_5, DIMM_DR, NP, NP, 1, 0x00000000, 0x30112222},
  97   {1, DDR1866, V1_5, DIMM_SR, NP, NP, 0, 0x00000000, 0x30332222},
  98   {1, DDR1866, V1_5, DIMM_DR, NP, NP, 1, 0x00000000, 0x30332222},
  99   {2, DDR667 + DDR800, V1_5, NP, DIMM_SR, NP, 0, 0x00000000, 0x00112222},
 100   {2, DDR667 + DDR800, V1_5, NP, DIMM_DR, NP, 0, 0x003B0000, 0x00112222},
 101   {2, DDR667, V1_5, DIMM_SR + DIMM_DR, DIMM_SR + DIMM_DR, NP, 0, 0x00390039, 0x10222322},
 102   {2, DDR800, V1_5, DIMM_SR + DIMM_DR, DIMM_SR + DIMM_DR, NP, 0, 0x00390039, 0x20222322},
 103   {2, DDR1066, V1_5, NP, DIMM_SR, NP, 0, 0x00000000, 0x10112222},
 104   {2, DDR1066, V1_5, NP, DIMM_DR, NP, 0, 0x00380000, 0x10112222},
 105   {2, DDR1066, V1_5, DIMM_SR + DIMM_DR, DIMM_SR + DIMM_DR, NP, 0, 0x00350037, 0x30222322},
 106   {2, DDR1333, V1_5, NP, DIMM_SR, NP, 0, 0x00000000, 0x20112222},
 107   {2, DDR1333, V1_5, NP, DIMM_DR, NP, 0, 0x00360000, 0x20112222},
 108   {2, DDR1333, V1_5, DIMM_SR + DIMM_DR, DIMM_SR + DIMM_DR, NP, 1, 0x00000035, 0x30222322},
 109   {2, DDR1600, V1_5, NP, DIMM_SR, NP, 0, 0x00000000, 0x30112222},
 110   {2, DDR1600, V1_5, NP, DIMM_DR, NP, 1, 0x00000000, 0x30112222},
 111   {2, DDR1600, V1_5, DIMM_SR, DIMM_SR, NP, 1, 0x00000033, 0x30222322},
 112   {2, DDR1600, V1_5, DIMM_SR, DIMM_DR, NP, 1, 0x00000033, 0x30222322},
 113   {2, DDR1600, V1_5, DIMM_DR, DIMM_SR + DIMM_DR, NP, 1, 0x00000033, 0x30222322},
 114   {2, DDR1866, V1_5, NP, DIMM_SR, NP, 0, 0x00000000, 0x30332222},
 115   {2, DDR1866, V1_5, NP, DIMM_DR, NP, 1, 0x00000000, 0x30332222},
 116 };
 117 CONST PSC_TBL_ENTRY SAOTblEntUAM3 = {
 118    {PSCFG_SAO, UDIMM_TYPE, NOD_DONT_CARE, {AMD_FAMILY_15_OR, AMD_F15_ALL}, OR_SOCKET_AM3, DDR3_TECHNOLOGY},
 119    sizeof (OrAM3UDdr3SAO) / sizeof (PSCFG_SAO_ENTRY),
 120    (VOID *)&OrAM3UDdr3SAO
 121 };
 122 // training configuratrions
 123 // Format :
 124 // DimmPerCh,   DDRrate,   VDDIO,   Dimm0,   Dimm1,   Dimm2,   2D
 125 //
 126 STATIC CONST PSCFG_S___ENTRY OrAM3UDdr3S__[] = {
 127   // DimmPerCh,Frequency,VDDIO,DIMM0,DIMM1,DIMM2,Enable__Training
 128   {1, DDR667 + DDR800 + DDR1066 + DDR1333 + DDR1600 + DDR1866, V1_5, DIMM_SR + DIMM_DR, NP, NP, 0},
 129   // DimmPerCh,Frequency,VDDIO,DIMM0,DIMM1,DIMM2,Enable__Training
 130   {2, DDR667 + DDR800 + DDR1066 + DDR1333, V1_5, NP + DIMM_SR + DIMM_DR, DIMM_SR + DIMM_DR, NP, 0},
 131   {2, DDR1600, V1_5, NP, DIMM_SR + DIMM_DR, NP, 0},
 132   {2, DDR1600, V1_5, DIMM_SR, DIMM_SR, NP, 0},
 133   {2, DDR1600, V1_5, DIMM_SR, DIMM_DR, NP, 0},
 134   {2, DDR1600, V1_5, DIMM_DR, DIMM_SR + DIMM_DR, NP, 0},
 135   {2, DDR1866, V1_5, NP, DIMM_SR + DIMM_DR, NP, 0},  };
 136 CONST PSC_TBL_ENTRY S__TblEntUAM3 = {
 137    {PSCFG_S__, UDIMM_TYPE, NOD_DONT_CARE, {AMD_FAMILY_15_OR, AMD_F15_ALL}, OR_SOCKET_AM3, DDR3_TECHNOLOGY},
 138    sizeof (OrAM3UDdr3S__) / sizeof (PSCFG_S___ENTRY),
 139    (VOID *)&OrAM3UDdr3S__
 140 };
 141 // ODT pattern for 1 DPC
 142 // Format:
 143 //  Dimm0,   RdODTCSHigh,   RdODTCSLow,   WrODTCSHigh,   WrODTCSLow
 144 //
 145 STATIC CONST PSCFG_1D_ODTPAT_ENTRY Or1UDdr3OdtPat[] = {
 146   {DIMM_SR, 0x00000000, 0x00000000, 0x00000000, 0x00000001},
 147   {DIMM_DR, 0x00000000, 0x00000000, 0x00000000, 0x00000401}
 148 };
 149 CONST PSC_TBL_ENTRY OdtPat1DTblEntUAM3 = {
 150    {PSCFG_ODT_PAT_1D, UDIMM_TYPE, _1DIMM, {AMD_FAMILY_15_OR, AMD_F15_ALL}, OR_SOCKET_AM3, DDR3_TECHNOLOGY},
 151    sizeof (Or1UDdr3OdtPat) / sizeof (PSCFG_1D_ODTPAT_ENTRY),
 152    (VOID *)&Or1UDdr3OdtPat
 153 };
 154
 155 // ODT pattern for 2 DPC
 156 // Format:
 157 //  Dimm0,   Dimm1,   ,RdODTCSHigh,   RdODTCSLow,   WrODTCSHigh,   WrODTCSLow
 158 //
 159 STATIC CONST PSCFG____ODTPAT_ENTRY Or2UDdr3OdtPat[] = {
 160   {NP, DIMM_SR, 0x00000000, 0x00000000, 0x00000000, 0x00020000},
 161   {NP, DIMM_DR, 0x00000000, 0x00000000, 0x00000000, 0x08020000},
 162   {DIMM_SR + DIMM_DR, DIMM_SR + DIMM_DR, 0x00000000, 0x01010202, 0x00000000, 0x09030603}
 163 };
 164 CONST PSC_TBL_ENTRY OdtPat2DTblEntUAM3 = {
 165    {PSCFG_ODT_PAT___, UDIMM_TYPE, _2DIMM, {AMD_FAMILY_15_OR, AMD_F15_ALL}, OR_SOCKET_AM3, DDR3_TECHNOLOGY},
 166    sizeof (Or2UDdr3OdtPat) / sizeof (PSCFG____ODTPAT_ENTRY),
 167    (VOID *)&Or2UDdr3OdtPat
 168 };
 169
 170 // ODT pattern for 3 DPC
 171 // Format:
 172 //  Dimm0,   Dimm1,   Dimm2,   RdODTCSHigh,   RdODTCSLow,   WrODTCSHigh,   WrODTCSLow
 173 //
 174 STATIC CONST PSCFG_3D_ODTPAT_ENTRY Or3UDdr3OdtPat[] = {
 175   {NP, NP, DIMM_SR + DIMM_DR, 0x00000000, 0x00000000, 0x00000004, 0x00000000},
 176   {DIMM_SR + DIMM_DR, NP, DIMM_SR + DIMM_DR, 0x00000101, 0x00000404, 0x00000105, 0x00000405}
 177 };
 178 CONST PSC_TBL_ENTRY OdtPat3DTblEntUAM3 = {
 179    {PSCFG_ODT_PAT_3D, UDIMM_TYPE, _3DIMM, {AMD_FAMILY_15_OR, AMD_F15_ALL}, OR_SOCKET_AM3, DDR3_TECHNOLOGY},
 180    sizeof (Or3UDdr3OdtPat) / sizeof (PSCFG_3D_ODTPAT_ENTRY),
 181    (VOID *)&Or3UDdr3OdtPat
 182 };
 183
 184 // Dram Term and Dynamic Dram Term
 185 // Format :
 186 // DimmPerCh,   DDRrate,   VDDIO,   Dimm0,   Dimm1,   Dimm2,   Dimm,   Rank,   RttNom,    RttWr
 187 //
 188 STATIC CONST PSCFG_RTT_ENTRY DramTermOrAM3UDIMM[] = {
 189   {1, DDR667 + DDR800 + DDR1066, V1_5, DIMM_SR, NP, NP, DIMM_SR, R0, 2, 0},
 190   {1, DDR667 + DDR800 + DDR1066, V1_5, DIMM_DR, NP, NP, DIMM_DR, R0 + R1, 2, 0},
 191   {1, DDR1333, V1_5, DIMM_SR, NP, NP, DIMM_SR, R0, 1, 0},
 192   {1, DDR1333, V1_5, DIMM_DR, NP, NP, DIMM_DR, R0 + R1, 1, 0},
 193   {1, DDR1600 + DDR1866, V1_5, DIMM_SR, NP, NP, DIMM_SR, R0, 3, 0},
 194   {1, DDR1600 + DDR1866, V1_5, DIMM_DR, NP, NP, DIMM_DR, R0 + R1, 3, 0},
 195   {2, DDR667 + DDR800 + DDR1066, V1_5, NP, DIMM_SR, NP, DIMM_SR, R0, 2, 0},
 196   {2, DDR667 + DDR800 + DDR1066, V1_5, NP, DIMM_DR, NP, DIMM_DR, R0 + R1, 2, 0},
 197   {2, DDR667 + DDR800 + DDR1066, V1_5, DIMM_SR, DIMM_SR + DIMM_DR, NP, DIMM_SR, R0, 3, 2},
 198   {2, DDR667 + DDR800 + DDR1066, V1_5, DIMM_SR, DIMM_DR, NP, DIMM_DR, R0 + R1, 3, 2},
 199   {2, DDR667 + DDR800 + DDR1066, V1_5, DIMM_DR, DIMM_SR, NP, DIMM_SR, R0, 3, 2},
 200   {2, DDR667 + DDR800 + DDR1066, V1_5, DIMM_DR, DIMM_SR + DIMM_DR, NP, DIMM_DR, R0 + R1, 3, 2},
 201   {2, DDR1333, V1_5, NP, DIMM_SR, NP, DIMM_SR, R0, 1, 0},
 202   {2, DDR1333, V1_5, NP, DIMM_DR, NP, DIMM_DR, R0 + R1, 1, 0},
 203   {2, DDR1333, V1_5, DIMM_SR, DIMM_SR + DIMM_DR, NP, DIMM_SR, R0, 5, 2},
 204   {2, DDR1333, V1_5, DIMM_SR, DIMM_DR, NP, DIMM_DR, R0 + R1, 5, 2},
 205   {2, DDR1333, V1_5, DIMM_DR, DIMM_SR, NP, DIMM_SR, R0, 5, 2},
 206   {2, DDR1333, V1_5, DIMM_DR, DIMM_SR + DIMM_DR, NP, DIMM_DR, R0 + R1, 5, 2},
 207   {2, DDR1600, V1_5, NP, DIMM_SR, NP, DIMM_SR, R0, 3, 0},
 208   {2, DDR1600, V1_5, NP, DIMM_DR, NP, DIMM_DR, R0 + R1, 3, 0},
 209   {2, DDR1600, V1_5, DIMM_SR, DIMM_SR, NP, DIMM_SR, R0, 4, 1},
 210   {2, DDR1600, V1_5, DIMM_SR, DIMM_DR, NP, DIMM_SR, R0, 4, 1},
 211   {2, DDR1600, V1_5, DIMM_SR, DIMM_DR, NP, DIMM_DR, R0 + R1, 4, 1},
 212   {2, DDR1600, V1_5, DIMM_DR, DIMM_SR, NP, DIMM_SR, R0, 4, 1},
 213   {2, DDR1600, V1_5, DIMM_DR, DIMM_SR + DIMM_DR, NP, DIMM_DR, R0 + R1, 4, 1},
 214   {2, DDR1866, V1_5, NP, DIMM_SR, NP, DIMM_SR, R0, 3, 0},
 215   {2, DDR1866, V1_5, NP, DIMM_DR, NP, DIMM_DR, R0 + R1, 3, 0},
 216 };
 217 CONST PSC_TBL_ENTRY DramTermTblEntUAM3 = {
 218    {PSCFG_RTT, UDIMM_TYPE, NOD_DONT_CARE, {AMD_FAMILY_15_OR, AMD_F15_ALL}, OR_SOCKET_AM3, DDR3_TECHNOLOGY},
 219    sizeof (DramTermOrAM3UDIMM) / sizeof (PSCFG_RTT_ENTRY),
 220    (VOID *)&DramTermOrAM3UDIMM
 221 };
 222
 223 // Max Freq.
 224 // Format :
 225 // DimmPerCh,   Dimms,   SR,   DR,   QR,   Speed1_5V,   Speed1_35V,   Speed1_25V
 226 //
 227 STATIC CONST PSCFG_MAXFREQ_ENTRY ROMDATA MaxFreqOrAM3UDIMM[] = {
 228   {1, 1, 1, 0, 0, DDR1866_FREQUENCY, 0, 0},
 229   {1, 1, 0, 1, 0, DDR1866_FREQUENCY, 0, 0},
 230   {2, 1, 1, 0, 0, DDR1600_FREQUENCY, 0, 0},
 231   {2, 1, 0, 1, 0, DDR1600_FREQUENCY, 0, 0},
 232   {2, 2, 2, 0, 0, DDR1600_FREQUENCY, 0, 0},
 233   {2, 2, 1, 1, 0, DDR1333_FREQUENCY, 0, 0},
 234   {2, 2, 0, 2, 0, DDR1333_FREQUENCY, 0, 0}
 235 };
 236 CONST PSC_TBL_ENTRY MaxFreqTblEntUAM3 = {
 237    {PSCFG_MAXFREQ, UDIMM_TYPE, NOD_DONT_CARE, {AMD_FAMILY_15_OR, AMD_F15_ALL}, OR_SOCKET_AM3, DDR3_TECHNOLOGY},
 238    sizeof (MaxFreqOrAM3UDIMM) / sizeof (PSCFG_MAXFREQ_ENTRY),
 239    (VOID *)&MaxFreqOrAM3UDIMM
 240 };
 241
 242 //
 243 // MemClkDis
 244 //
 245 STATIC CONST UINT8 ROMDATA OrUDdr3CLKDis[] = {0x02, 0x01, 0x08, 0x04, 0x00, 0x00, 0x00, 0x00};
 246 CONST PSC_TBL_ENTRY ClkDisMapEntUAM3 = {
 247    {PSCFG_CLKDIS, UDIMM_TYPE, _1DIMM + _2DIMM, {AMD_FAMILY_15_OR, AMD_F15_ALL}, OR_SOCKET_AM3, DDR3_TECHNOLOGY},
 248    sizeof (OrUDdr3CLKDis) / sizeof (UINT8),
 249    (VOID *)&OrUDdr3CLKDis
 250 };
 251
 252 //
 253 // WL pass1 seed
 254 //
 255 // Format :
 256 // DimmPerCh in bit map,   Channel #,   Seed value
 257 STATIC CONST PSCFG_SEED_ENTRY ROMDATA WLPas1SeedOrAM3UDIMM[] = {
 258   {_1DIMM + _2DIMM + _3DIMM, CH_ALL, 0x0F}
 259 };
 260 CONST PSC_TBL_ENTRY WLPass1SeedEntUAM3 = {
 261    {PSCFG_WL_PASS1_SEED, UDIMM_TYPE, NOD_DONT_CARE, {AMD_FAMILY_15_OR, AMD_F15_ALL}, OR_SOCKET_AM3, DDR3_TECHNOLOGY},
 262    sizeof (WLPas1SeedOrAM3UDIMM) / sizeof (PSCFG_SEED_ENTRY),
 263    (VOID *)&WLPas1SeedOrAM3UDIMM
 264 };
 265
 266 //
 267 // HW RxEn pass1 seed
 268 //
 269 // Format :
 270 // DimmPerCh in bit map,   Channel #,   Seed value
 271 STATIC CONST PSCFG_SEED_ENTRY ROMDATA HWRxEnPas1SeedOrAM3UDIMM[] = {
 272   {_1DIMM + _2DIMM, CH_A + CH_B, 0x3A},
 273 };
 274 CONST PSC_TBL_ENTRY HWRxEnPass1SeedEntUAM3 = {
 275    {PSCFG_HWRXEN_PASS1_SEED, UDIMM_TYPE, NOD_DONT_CARE, {AMD_FAMILY_15_OR, AMD_F15_ALL}, OR_SOCKET_AM3, DDR3_TECHNOLOGY},
 276    sizeof (HWRxEnPas1SeedOrAM3UDIMM) / sizeof (PSCFG_SEED_ENTRY),
 277    (VOID *)&HWRxEnPas1SeedOrAM3UDIMM
 278 };