src/vendorcode/amd/agesa/f15/Proc/HT/Fam15/htNbNonCoherentFam15.c

   1 /* $NoKeywords:$ */
   2 /**
   3  * @file
   4  *
   5  * Northbridge non-coherent support for Family 15h processors.
   6  *
   7  * @xrefitem bom "File Content Label" "Release Content"
   8  * @e project:      AGESA
   9  * @e sub-project:  HyperTransport
  10  * @e \$Revision: 44324 $   @e \$Date: 2010-12-22 02:16:51 -0700 (Wed, 22 Dec 2010) $
  11  *
  12  */
  13 /*
  14 *****************************************************************************
  15 *
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  35 * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
  36 * LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND
  37 * ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  38 * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  39 * SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  40 *
  41 * ***************************************************************************
  42 *
  43 */
  44
  45 /*
  46  *----------------------------------------------------------------------------
  47  *                                MODULES USED
  48  *
  49  *----------------------------------------------------------------------------
  50  */
  51
  52
  53
  54 #include "AGESA.h"
  55 #include "amdlib.h"
  56 #include "Ids.h"
  57 #include "Topology.h"
  58 #include "htFeat.h"
  59 #include "htNb.h"
  60 #include "htNbCommonHardware.h"
  61 #include "htNbNonCoherentFam15.h"
  62 #include "Filecode.h"
  63 CODE_GROUP (G2_PEI)
  64 RDATA_GROUP (G2_PEI)
  65 #define FILECODE PROC_HT_FAM15_HTNBNONCOHERENTFAM15_FILECODE
  66 /*----------------------------------------------------------------------------
  67  *                          DEFINITIONS AND MACROS
  68  *
  69  *----------------------------------------------------------------------------
  70  */
  71
  72 /*----------------------------------------------------------------------------------------*/
  73 /**
  74  * Enable config access to a non-coherent chain for the given bus range.
  75  *
  76  * @HtNbMethod{::F_SET_CONFIG_ADDR_MAP}
  77  *
  78  * @param[in]     ConfigMapIndex the map entry to set
  79  * @param[in]     SecBus         The secondary bus number to use
  80  * @param[in]     SubBus         The subordinate bus number to use
  81  * @param[in]     TargetNode     The Node  that shall be the recipient of the traffic
  82  * @param[in]     TargetLink     The Link that shall be the recipient of the traffic
  83  * @param[in]     State          our global state
  84  * @param[in]     Nb             this northbridge
  85  */
  86 VOID
  87 Fam15SetConfigAddrMap (
  88   IN       UINT8       ConfigMapIndex,
  89   IN       UINT8       SecBus,
  90   IN       UINT8       SubBus,
  91   IN       UINT8       TargetNode,
  92   IN       UINT8       TargetLink,
  93   IN       STATE_DATA  *State,
  94   IN       NORTHBRIDGE *Nb
  95   )
  96 {
  97   UINT8 CurNode;
  98   PCI_ADDR Reg;
  99   UINT32 Temp;
 100
 101   Reg = Nb->MakeLinkBase (TargetNode, TargetLink, Nb);
 102
 103   ASSERT (SecBus <= SubBus);
 104   ASSERT (TargetNode <= State->NodesDiscovered);
 105   ASSERT (TargetLink < Nb->MaxLinks);
 106   Temp = SecBus;
 107   Reg.Address.Register += HTHOST_ISOC_REG;
 108   LibAmdPciWriteBits (Reg, 15, 8, &Temp, Nb->ConfigHandle);
 109
 110   Temp = ((UINT32)SubBus << 24) + ((UINT32)SecBus << 16) + ((UINT32)TargetLink << 8) +
 111     ((UINT32)TargetNode << 4) + (UINT32)3;
 112   for (CurNode = 0; CurNode < (State->NodesDiscovered + 1); CurNode++) {
 113     Reg.AddressValue = MAKE_SBDFO (MakePciSegmentFromNode (CurNode),
 114                                    MakePciBusFromNode (CurNode),
 115                                    MakePciDeviceFromNode (CurNode),
 116                                    CPU_ADDR_FUNC_01,
 117                                    REG_ADDR_CONFIG_MAP0_1XE0 + (4 * ConfigMapIndex));
 118     LibAmdPciWrite (AccessWidth32, Reg, &Temp, Nb->ConfigHandle);
 119   }
 120 }