src/superio/ite/it8661f/it8661f_early_serial.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 Uwe Hermann <uwe@hermann-uwe.de>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <arch/romcc_io.h>
  22 #include "it8661f.h"
  23
  24 /* The base address is 0x3f0, 0x3bd, or 0x370, depending on config bytes. */
  25 #define SIO_BASE                   0x3f0
  26 #define SIO_INDEX                  SIO_BASE
  27 #define SIO_DATA                   (SIO_BASE + 1)
  28
  29 /* Global configuration registers. */
  30 #define IT8661F_CONFIG_REG_CC      0x02   /* Configure Control (write-only). */
  31 #define IT8661F_CONFIG_REG_LDN     0x07   /* Logical Device Number. */
  32 #define IT8661F_CONFIG_REG_LDE     0x23   /* PnP Logical Device Enable. */
  33 #define IT8661F_CONFIG_REG_SWSUSP  0x24   /* Software Suspend + Clock Select. */
  34
  35 #define IT8661F_CONFIGURATION_PORT 0x0279 /* Write-only. */
  36
  37 /*
  38  * Special values used for entering MB PnP mode. The first four bytes of
  39  * each line determine the address port, the last four are data.
  40  */
  41 static const u8 init_values[] = {
  42         0x6a, 0xb5, 0xda, 0xed, /**/ 0xf6, 0xfb, 0x7d, 0xbe,
  43         0xdf, 0x6f, 0x37, 0x1b, /**/ 0x0d, 0x86, 0xc3, 0x61,
  44         0xb0, 0x58, 0x2c, 0x16, /**/ 0x8b, 0x45, 0xa2, 0xd1,
  45         0xe8, 0x74, 0x3a, 0x9d, /**/ 0xce, 0xe7, 0x73, 0x39,
  46 };
  47
  48 static void it8661f_sio_write(u8 ldn, u8 index, u8 value)
  49 {
  50         outb(IT8661F_CONFIG_REG_LDN, SIO_BASE);
  51         outb(ldn, SIO_DATA);
  52         outb(index, SIO_BASE);
  53         outb(value, SIO_DATA);
  54 }
  55
  56 /* Enable the serial port(s). */
  57 static void it8661f_enable_serial(device_t dev, u16 iobase)
  58 {
  59         int i;
  60
  61         /* (1) Enter the configuration state (MB PnP mode). */
  62
  63         /* Perform MB PnP setup to put the SIO chip at 0x3f0. */
  64         /* Base address 0x3f0: 0x86 0x80 0x55 0x55. */
  65         /* Base address 0x3bd: 0x86 0x80 0x55 0xaa. */
  66         /* Base address 0x370: 0x86 0x80 0xaa 0x55. */
  67         outb(0x86, IT8661F_CONFIGURATION_PORT);
  68         outb(0x80, IT8661F_CONFIGURATION_PORT);
  69         outb(0x55, IT8661F_CONFIGURATION_PORT);
  70         outb(0x55, IT8661F_CONFIGURATION_PORT);
  71
  72         /* Sequentially write the 32 special values. */
  73         for (i = 0; i < 32; i++)
  74                 outb(init_values[i], SIO_BASE);
  75
  76         /* (2) Modify the data of configuration registers. */
  77
  78         /*
  79          * Allow all devices to be enabled. Bits: FDC (0), Com1 (1), Com2 (2),
  80          * PP (3), IR (4). Bits 5-7 are reserved.
  81          */
  82         it8661f_sio_write(0x00, IT8661F_CONFIG_REG_LDE, 0x1f);
  83
  84         /* Enable serial port(s). */
  85         it8661f_sio_write(IT8661F_SP1, 0x30, 0x1); /* Serial port 1 */
  86         it8661f_sio_write(IT8661F_SP2, 0x30, 0x1); /* Serial port 2 */
  87
  88         /* Select 24MHz CLKIN (clear bit 1) and clear software suspend mode
  89            (clear bit 0). */
  90         it8661f_sio_write(0x00, IT8661F_CONFIG_REG_SWSUSP, 0x00);
  91
  92         /* (3) Exit the configuration state (MB PnP mode). */
  93         it8661f_sio_write(0x00, IT8661F_CONFIG_REG_CC, 0x02);
  94 }