src/southbridge/via/vt8235/vt8235.h

   1 /*
   2  * (C) Copyright 2000
   3  * Rob Taylor, Flying Pig Systems. robt@flyingpig.com.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  21  * MA 02110-1301 USA
  22  */
  23
  24  /* winbond access routines and defines*/
  25
  26 /* from the winbond data sheet -
  27  The W83C553F SIO controller with PCI arbiter is a multi-function PCI device.
  28  Function 0 is the ISA bridge, and Function 1 is the bus master IDE controller.
  29 */
  30
  31 /*ISA bridge configuration space*/
  32
  33 #define W83C553F_VID            0x10AD
  34 #define W83C553F_DID            0x0565
  35 #define W83C553F_IDE            0x0105
  36
  37 /* Function 0 registers */
  38 #define W83C553F_PCICONTR       0x40  /*pci control reg*/
  39 #define W83C553F_SGBAR          0x41  /*scatter/gather base address reg*/
  40 #define W83C553F_LBCR           0x42  /*Line Buffer Control reg*/
  41 #define W83C553F_IDEIRCR        0x43  /*IDE Interrupt Routing Control  Reg*/
  42 #define W83C553F_PCIIRCR        0x44  /*PCI Interrupt Routing Control Reg*/
  43 #define W83C553F_BTBAR          0x46  /*BIOS Timer Base Address Register*/
  44 #define W83C553F_IPADCR         0x48  /*ISA to PCI Address Decoder Control Register*/
  45 #define W83C553F_IRADCR         0x49  /*ISA ROM Address Decoder Control Register*/
  46 #define W83C553F_IPMHSAR        0x4a  /*ISA to PCI Memory Hole STart Address Register*/
  47 #define W83C553F_IPMHSR         0x4b  /*ISA to PCI Memory Hols Size Register*/
  48 #define W83C553F_CDR                    0x4c  /*Clock Divisor Register*/
  49 #define W83C553F_CSCR           0x4d  /*Chip Select Control Register*/
  50 #define W83C553F_ATSCR          0x4e  /*AT System Control register*/
  51 #define W83C553F_ATBCR          0x4f  /*AT Bus ControL Register*/
  52 #define W83C553F_IRQBEE0R       0x60  /*IRQ Break Event Enable 0 Register*/
  53 #define W83C553F_IRQBEE1R       0x61  /*IRQ Break Event Enable 1 Register*/
  54 #define W83C553F_ABEER          0x62  /*Additional Break Event Enable Register*/
  55 #define W83C553F_DMABEER        0x63  /*DMA Break Event Enable Register*/
  56
  57 /* Function 1 registers */
  58 #define W83C553F_PIR            0x09  /*Programming Interface Register*/
  59 #define W83C553F_IDECSR         0x40  /*IDE Control/Status Register*/
  60
  61 /* register bit definitions */
  62 #define W83C553F_IPADCR_MBE512          0x1
  63 #define W83C553F_IPADCR_MBE640          0x2
  64 #define W83C553F_IPADCR_IPATOM4         0x10
  65 #define W83C553F_IPADCR_IPATOM5         0x20
  66 #define W83C553F_IPADCR_IPATOM6         0x40
  67 #define W83C553F_IPADCR_IPATOM7         0x80
  68
  69 #define W83C553F_CSCR_UBIOSCSE          0x10
  70 #define W83C553F_CSCR_BIOSWP            0x20
  71
  72 #define W83C553F_IDECSR_P0EN            0x01
  73 #define W83C553F_IDECSR_P0F16           0x02
  74 #define W83C553F_IDECSR_P1EN            0x10
  75 #define W83C553F_IDECSR_P1F16           0x20
  76 #define W83C553F_IDECSR_LEGIRQ          0x800
  77
  78 #define W83C553F_ATSCR_ISARE            0x40
  79 #define W83C553F_ATSCR_FERRE            0x10
  80 #define W83C553F_ATSCR_P92E             0x04
  81 #define W83C553F_ATSCR_KRCEE            0x02
  82 #define W83C553F_ATSCR_KGA20EE          0x01
  83
  84 #define W83C553F_PIR_BM                 0x80
  85 #define W83C553F_PIR_P1PROG             0x08
  86 #define W83C553F_PIR_P1NL               0x04
  87 #define W83C553F_PIR_P0PROG             0x02
  88 #define W83C553F_PIR_P0NL               0x01
  89
  90 /*
  91  * Interrupt controller
  92  */
  93 #define W83C553F_PIC1_ICW1      CONFIG_ISA_IO + 0x20
  94 #define W83C553F_PIC1_ICW2      CONFIG_ISA_IO + 0x21
  95 #define W83C553F_PIC1_ICW3      CONFIG_ISA_IO + 0x21
  96 #define W83C553F_PIC1_ICW4      CONFIG_ISA_IO + 0x21
  97 #define W83C553F_PIC1_OCW1      CONFIG_ISA_IO + 0x21
  98 #define W83C553F_PIC1_OCW2      CONFIG_ISA_IO + 0x20
  99 #define W83C553F_PIC1_OCW3      CONFIG_ISA_IO + 0x20
 100 #define W83C553F_PIC1_ELC       CONFIG_ISA_IO + 0x4D0
 101 #define W83C553F_PIC2_ICW1      CONFIG_ISA_IO + 0xA0
 102 #define W83C553F_PIC2_ICW2      CONFIG_ISA_IO + 0xA1
 103 #define W83C553F_PIC2_ICW3      CONFIG_ISA_IO + 0xA1
 104 #define W83C553F_PIC2_ICW4      CONFIG_ISA_IO + 0xA1
 105 #define W83C553F_PIC2_OCW1      CONFIG_ISA_IO + 0xA1
 106 #define W83C553F_PIC2_OCW2      CONFIG_ISA_IO + 0xA0
 107 #define W83C553F_PIC2_OCW3      CONFIG_ISA_IO + 0xA0
 108 #define W83C553F_PIC2_ELC       CONFIG_ISA_IO + 0x4D1
 109
 110 #define W83C553F_TMR1_CMOD      CONFIG_ISA_IO + 0x43
 111
 112 /*
 113  * DMA controller
 114  */
 115 #define W83C553F_DMA1   CONFIG_ISA_IO + 0x000   /* channel 0 - 3 */
 116 #define W83C553F_DMA2   CONFIG_ISA_IO + 0x0C0   /* channel 4 - 7 */
 117
 118 /* command/status register bit definitions */
 119
 120 #define W83C553F_CS_COM_DACKAL  (1<<7)  /* DACK# assert level */
 121 #define W83C553F_CS_COM_DREQSAL (1<<6)  /* DREQ sense assert level */
 122 #define W83C553F_CS_COM_GAP     (1<<4)  /* group arbitration priority */
 123 #define W83C553F_CS_COM_CGE     (1<<2)  /* channel group enable */
 124
 125 #define W83C553F_CS_STAT_CH0REQ (1<<4)  /* channel 0 (4) DREQ status */
 126 #define W83C553F_CS_STAT_CH1REQ (1<<5)  /* channel 1 (5) DREQ status */
 127 #define W83C553F_CS_STAT_CH2REQ (1<<6)  /* channel 2 (6) DREQ status */
 128 #define W83C553F_CS_STAT_CH3REQ (1<<7)  /* channel 3 (7) DREQ status */
 129
 130 #define W83C553F_CS_STAT_CH0TC  (1<<0)  /* channel 0 (4) TC status */
 131 #define W83C553F_CS_STAT_CH1TC  (1<<1)  /* channel 1 (5) TC status */
 132 #define W83C553F_CS_STAT_CH2TC  (1<<2)  /* channel 2 (6) TC status */
 133 #define W83C553F_CS_STAT_CH3TC  (1<<3)  /* channel 3 (7) TC status */
 134
 135 /* mode register bit definitions */
 136
 137 #define W83C553F_MODE_TM_DEMAND (0<<6)  /* transfer mode - demand */
 138 #define W83C553F_MODE_TM_SINGLE (1<<6)  /* transfer mode - single */
 139 #define W83C553F_MODE_TM_BLOCK  (2<<6)  /* transfer mode - block */
 140 #define W83C553F_MODE_TM_CASCADE        (3<<6)  /* transfer mode - cascade */
 141 #define W83C553F_MODE_ADDRDEC   (1<<5)  /* address increment/decrement select */
 142 #define W83C553F_MODE_AUTOINIT  (1<<4)  /* autoinitialize enable */
 143 #define W83C553F_MODE_TT_VERIFY (0<<2)  /* transfer type - verify */
 144 #define W83C553F_MODE_TT_WRITE  (1<<2)  /* transfer type - write */
 145 #define W83C553F_MODE_TT_READ   (2<<2)  /* transfer type - read */
 146 #define W83C553F_MODE_TT_ILLEGAL        (3<<2)  /* transfer type - illegal */
 147 #define W83C553F_MODE_CH0SEL    (0<<0)  /* channel 0 (4) select */
 148 #define W83C553F_MODE_CH1SEL    (1<<0)  /* channel 1 (5) select */
 149 #define W83C553F_MODE_CH2SEL    (2<<0)  /* channel 2 (6) select */
 150 #define W83C553F_MODE_CH3SEL    (3<<0)  /* channel 3 (7) select */
 151
 152 /* request register bit definitions */
 153
 154 #define W83C553F_REQ_CHSERREQ   (1<<2)  /* channel service request */
 155 #define W83C553F_REQ_CH0SEL     (0<<0)  /* channel 0 (4) select */
 156 #define W83C553F_REQ_CH1SEL     (1<<0)  /* channel 1 (5) select */
 157 #define W83C553F_REQ_CH2SEL     (2<<0)  /* channel 2 (6) select */
 158 #define W83C553F_REQ_CH3SEL     (3<<0)  /* channel 3 (7) select */
 159
 160 /* write single mask bit register bit definitions */
 161
 162 #define W83C553F_WSMB_CHMASKSEL (1<<2)  /* channel mask select */
 163 #define W83C553F_WSMB_CH0SEL    (0<<0)  /* channel 0 (4) select */
 164 #define W83C553F_WSMB_CH1SEL    (1<<0)  /* channel 1 (5) select */
 165 #define W83C553F_WSMB_CH2SEL    (2<<0)  /* channel 2 (6) select */
 166 #define W83C553F_WSMB_CH3SEL    (3<<0)  /* channel 3 (7) select */
 167
 168 /* read/write all mask bits register bit definitions */
 169
 170 #define W83C553F_RWAMB_CH0MASK  (1<<0)  /* channel 0 (4) mask */
 171 #define W83C553F_RWAMB_CH1MASK  (1<<1)  /* channel 1 (5) mask */
 172 #define W83C553F_RWAMB_CH2MASK  (1<<2)  /* channel 2 (6) mask */
 173 #define W83C553F_RWAMB_CH3MASK  (1<<3)  /* channel 3 (7) mask */
 174
 175 /* typedefs */
 176
 177 #define W83C553F_DMA1_CS                0x8
 178 #define W83C553F_DMA1_WR                0x9
 179 #define W83C553F_DMA1_WSMB              0xA
 180 #define W83C553F_DMA1_WM                0xB
 181 #define W83C553F_DMA1_CBP               0xC
 182 #define W83C553F_DMA1_MC                0xD
 183 #define W83C553F_DMA1_CM                0xE
 184 #define W83C553F_DMA1_RWAMB             0xF
 185
 186 #define W83C553F_DMA2_CS                0xD0
 187 #define W83C553F_DMA2_WR                0xD2
 188 #define W83C553F_DMA2_WSMB              0xD4
 189 #define W83C553F_DMA2_WM                0xD6
 190 #define W83C553F_DMA2_CBP               0xD8
 191 #define W83C553F_DMA2_MC                0xDA
 192 #define W83C553F_DMA2_CM                0xDC
 193 #define W83C553F_DMA2_RWAMB             0xDE
 194
 195 void initialise_w83c553f(void);