src/southbridge/via/k8t890/k8t890_early_car.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Rudolf Marek <r.marek@assembler.cz>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License v2 as published by
   8  * the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 /*
  21  * Seems the link and width of HT link needs to be setup too, you need to
  22  * generate PCI reset or LDTSTOP to apply.
  23  */
  24
  25 #include <stdlib.h>
  26 //include "k8t890.h"
  27 #warning hack the right header here
  28
  29 /* The 256 bytes of NVRAM for S3 storage, 256B aligned */
  30 #define K8T890_NVRAM_IO_BASE    0xf00
  31 #define K8T890_MULTIPLE_FN_EN   0x4f
  32 /* we provide S3 NVRAM to system */
  33 #define S3_NVRAM_EARLY  1
  34
  35
  36 /* AMD K8 LDT0, LDT1, LDT2 Link Control Registers */
  37 static ldtreg[3] = {0x86, 0xa6, 0xc6};
  38
  39 /* This functions sets KT890 link frequency and width to same values as
  40  * it has been setup on K8 side, by AMD NB init.
  41  */
  42
  43 u8 k8t890_early_setup_ht(void)
  44 {
  45         u8 awidth, afreq, cldtfreq, reg;
  46         u8 cldtwidth_in, cldtwidth_out, vldtwidth_in, vldtwidth_out, ldtnr, width;
  47         u16 vldtcaps;
  48
  49         /* hack, enable NVRAM in chipset */
  50         pci_write_config8(PCI_DEV(0, 0x0, 0), K8T890_MULTIPLE_FN_EN, 0x01);
  51
  52         /*
  53          * NVRAM I/O base at K8T890_NVRAM_IO_BASE
  54          */
  55
  56         pci_write_config8(PCI_DEV(0, 0x0, 2), 0xa2, (K8T890_NVRAM_IO_BASE >> 8));
  57         reg = pci_read_config8(PCI_DEV(0, 0x0, 2), 0xa1);
  58         reg |= 0x1;
  59         pci_write_config8(PCI_DEV(0, 0x0, 2), 0xa1, reg);
  60
  61         /* check if connected non coherent, initcomplete (find the SB on K8 side) */
  62         if (0x7 == pci_read_config8(PCI_DEV(0, 0x18, 0), 0x98)) {
  63                 ldtnr = 0;
  64         } else if (0x7 == pci_read_config8(PCI_DEV(0, 0x18, 0), 0xb8)) {
  65                 ldtnr = 1;
  66         } else if (0x7 == pci_read_config8(PCI_DEV(0, 0x18, 0), 0xd8)) {
  67                 ldtnr = 2;
  68         }
  69
  70         print_debug("K8T890 found at LDT ");
  71         print_debug_hex8(ldtnr);
  72
  73         /* get the maximum widths for both sides */
  74         cldtwidth_in = pci_read_config8(PCI_DEV(0, 0x18, 0), ldtreg[ldtnr]) & 0x7;
  75         cldtwidth_out = (pci_read_config8(PCI_DEV(0, 0x18, 0), ldtreg[ldtnr]) >> 4) & 0x7;
  76         vldtwidth_in = pci_read_config8(PCI_DEV(0, 0x0, 0), 0x66) & 0x7;
  77         vldtwidth_out = (pci_read_config8(PCI_DEV(0, 0x0, 0), 0x66) >> 4) & 0x7;
  78
  79         width = MIN(MIN(MIN(cldtwidth_out, cldtwidth_in), vldtwidth_out), vldtwidth_in);
  80         print_debug(" Agreed on width: ");
  81         print_debug_hex8(width);
  82
  83         awidth = pci_read_config8(PCI_DEV(0, 0x0, 0), 0x67);
  84
  85         /* Update the desired HT LNK to match AMD NB max from VIA NB is 0x1 */
  86         width = (width == 0x01) ? 0x11 : 0x00;
  87
  88         pci_write_config8(PCI_DEV(0, 0x0, 0), 0x67, width);
  89
  90         /* Get programmed HT freq at base 0x89 */
  91         cldtfreq = pci_read_config8(PCI_DEV(0, 0x18, 0), ldtreg[ldtnr] + 3) & 0xf;
  92         print_debug(" CPU programmed to HT freq: ");
  93         print_debug_hex8(cldtfreq);
  94
  95         print_debug(" VIA HT caps: ");
  96         vldtcaps = pci_read_config16(PCI_DEV(0, 0, 0), 0x6e);
  97         print_debug_hex16(vldtcaps);
  98
  99         if (!(vldtcaps & (1 << cldtfreq ))) {
 100                 die("Chipset does not support desired HT frequency\n");
 101         }
 102
 103         afreq = pci_read_config8(PCI_DEV(0, 0x0, 0), 0x6d);
 104         pci_write_config8(PCI_DEV(0, 0x0, 0), 0x6d, cldtfreq);
 105         print_debug("\n");
 106
 107         /* no reset needed */
 108         if ((width == awidth) && (afreq == cldtfreq)) {
 109                 return 0;
 110         }
 111
 112         return 1;
 113 }
 114
 115 int s3_save_nvram_early(u32 dword, int size, int  nvram_pos) {
 116
 117         printk_debug("Writing %x of size %d to nvram pos: %d\n", dword, size, nvram_pos);
 118         switch (size) {
 119         case 1:
 120                 outb((dword & 0xff), K8T890_NVRAM_IO_BASE+nvram_pos);
 121                 nvram_pos +=1;
 122                 break;
 123         case 2:
 124                 outw((dword & 0xffff), K8T890_NVRAM_IO_BASE+nvram_pos);
 125                 nvram_pos +=2;
 126                 break;
 127         default:
 128                 outl(dword, K8T890_NVRAM_IO_BASE+nvram_pos);
 129                 nvram_pos +=4;
 130                 break;
 131         }
 132         return nvram_pos;
 133 }
 134
 135 int s3_load_nvram_early(int size, u32 *old_dword, int nvram_pos) {
 136         switch (size) {
 137         case 1:
 138                 *old_dword &= ~0xff;
 139                 *old_dword |= inb(K8T890_NVRAM_IO_BASE+nvram_pos);
 140                 nvram_pos +=1;
 141                 break;
 142         case 2:
 143                 *old_dword &= ~0xffff;
 144                 *old_dword |= inw(K8T890_NVRAM_IO_BASE+nvram_pos);
 145                 nvram_pos +=2;
 146                 break;
 147         default:
 148                 *old_dword = inl(K8T890_NVRAM_IO_BASE+nvram_pos);
 149                 nvram_pos +=4;
 150                 break;
 151         }
 152         printk_debug("Loading %x of size %d to nvram pos:%d\n", * old_dword, size, nvram_pos-size);
 153         return nvram_pos;
 154 }