src/southbridge/ti/pci1x2x/pci1x2x.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Marc Bertens <mbertens@xs4all.nl>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <device/device.h>
  22 #include <device/pci.h>
  23 #include <device/pci_ids.h>
  24 #include <device/pci_ops.h>
  25 #include <console/console.h>
  26 #include "chip.h"
  27
  28 static void ti_pci1x2y_init(struct device *dev)
  29 {
  30
  31         printk(BIOS_INFO, "Init of Texas Instruments PCI1x2x PCMCIA/CardBus controller\n");
  32         struct southbridge_ti_pci1x2x_config *conf = dev->chip_info;
  33
  34         if (conf) {
  35                 /* Cache Line Size (offset 0x0C) */
  36                 pci_write_config8(dev, 0x0C, conf->clsr);
  37                 /* CardBus latency timer (offset 0x1B) */
  38                 pci_write_config8(dev, 0x1B, conf->cltr);
  39                 /* Bridge control (offset 0x3E) */
  40                 pci_write_config16(dev, 0x3E, conf->bcr);
  41         }
  42         /*
  43          * Enable change sub-vendor ID. Clear the bit 5 to enable to write
  44          * to the sub-vendor/device ids at 40 and 42.
  45          */
  46         pci_write_config32(dev, 0x80, 0x10);
  47         pci_write_config32(dev, 0x40, PCI_VENDOR_ID_NOKIA);
  48
  49         if (conf) {
  50                 /* Now write the correct value for SCR. */
  51                 /* System control (offset 0x80) */
  52                 pci_write_config32(dev, 0x80, conf->scr);
  53                 /* Multifunction routing */
  54                 pci_write_config32(dev, 0x8C, conf->mrr);
  55         }
  56         /* Set the device control register (0x92) accordingly. */
  57         pci_write_config8(dev, 0x92, pci_read_config8(dev, 0x92) | 0x02);
  58 }
  59
  60 struct device_operations southbridge_ti_pci1x2x_pciops = {
  61         .read_resources   = NULL, //pci_dev_read_resources,
  62         .set_resources    = pci_dev_set_resources,
  63         .enable_resources = pci_dev_enable_resources,
  64         .init             = ti_pci1x2y_init,
  65         .scan_bus         = 0,
  66 };
  67
  68 static const struct pci_driver ti_pci1225_driver __pci_driver = {
  69         .ops    = &southbridge_ti_pci1x2x_pciops,
  70         .vendor = PCI_VENDOR_ID_TI,
  71         .device = PCI_DEVICE_ID_TI_1225,
  72 };
  73
  74 static const struct pci_driver ti_pci1420_driver __pci_driver = {
  75         .ops    = &southbridge_ti_pci1x2x_pciops,
  76         .vendor = PCI_VENDOR_ID_TI,
  77         .device = PCI_DEVICE_ID_TI_1420,
  78 };
  79
  80 static const struct pci_driver ti_pci1510_driver __pci_driver = {
  81         .ops    = &southbridge_ti_pci1x2x_pciops,
  82         .vendor = PCI_VENDOR_ID_TI,
  83         .device = PCI_DEVICE_ID_TI_1510,
  84 };
  85
  86 static const struct pci_driver ti_pci1520_driver __pci_driver = {
  87         .ops    = &southbridge_ti_pci1x2x_pciops,
  88         .vendor = PCI_VENDOR_ID_TI,
  89         .device = PCI_DEVICE_ID_TI_1520,
  90 };
  91
  92 struct chip_operations southbridge_ti_pci1x2x_ops = {
  93         CHIP_NAME("TI PCI1x2x Cardbus controller")
  94 };