src/southbridge/nvidia/mcp55/mcp55_early_setup_car.c

   1 /*
   2  * This file is part of the LinuxBIOS project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * Written by Yinghai Lu <yinghai.lu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 static int set_ht_link_mcp55(uint8_t ht_c_num)
  23 {
  24         unsigned vendorid = 0x10de;
  25         unsigned val = 0x01610109;
  26         /* Nvidia mcp55 hardcode, hw can not set it automatically */
  27         return set_ht_link_buffer_counts_chain(ht_c_num, vendorid, val);
  28 }
  29
  30 static void setup_ss_table(unsigned index, unsigned where, unsigned control, const unsigned int *register_values, int max)
  31 {
  32         int i;
  33
  34         unsigned val;
  35
  36         val = inl(control);
  37         val &= 0xfffffffe;
  38         outl(val, control);
  39
  40         outl(0, index); //index
  41         for(i = 0; i < max; i++) {
  42                 unsigned long reg;
  43                 reg = register_values[i];
  44                 outl(reg, where);
  45         }
  46
  47         val = inl(control);
  48         val |= 1;
  49         outl(val, control);
  50
  51 }
  52
  53 /* SIZE 0x100 */
  54 #define ANACTRL_IO_BASE 0x2800
  55 #define ANACTRL_REG_POS 0x68
  56
  57 /* SIZE 0x100 */
  58 #define SYSCTRL_IO_BASE 0x2400
  59 #define SYSCTRL_REG_POS 0x64
  60
  61 /* SIZE 0x100 */
  62 #define ACPICTRL_IO_BASE        0x2000
  63 #define ACPICTRL_REG_POS        0x60
  64
  65 /*
  66         16 1 1 1 1 8 :0
  67         16 0 4 0 0 8 :1
  68         16 0 4 2 2 4 :2
  69          4 4 4 4 4 8 :3
  70          8 8 4 0 0 8 :4
  71          8 0 4 4 4 8 :5
  72 */
  73
  74 #ifndef MCP55_PCI_E_X_0
  75         #define MCP55_PCI_E_X_0 4
  76 #endif
  77 #ifndef MCP55_PCI_E_X_1
  78         #define MCP55_PCI_E_X_1 4
  79 #endif
  80 #ifndef MCP55_PCI_E_X_2
  81         #define MCP55_PCI_E_X_2 4
  82 #endif
  83 #ifndef MCP55_PCI_E_X_3
  84         #define MCP55_PCI_E_X_3 4
  85 #endif
  86
  87 #ifndef MCP55_USE_NIC
  88         #define MCP55_USE_NIC   0
  89 #endif
  90
  91 #ifndef MCP55_USE_AZA
  92         #define MCP55_USE_AZA   0
  93 #endif
  94
  95 #define MCP55_CHIP_REV  3
  96
  97 static void mcp55_early_set_port(unsigned mcp55_num, unsigned *busn, unsigned *devn, unsigned *io_base)
  98 {
  99
 100         static const unsigned int ctrl_devport_conf[] = {
 101                 PCI_ADDR(0, 1, 1, ANACTRL_REG_POS), ~(0x0000ff00), ANACTRL_IO_BASE,
 102                 PCI_ADDR(0, 1, 1, SYSCTRL_REG_POS), ~(0x0000ff00), SYSCTRL_IO_BASE,
 103                 PCI_ADDR(0, 1, 1, ACPICTRL_REG_POS), ~(0x0000ff00), ACPICTRL_IO_BASE,
 104         };
 105
 106         int j;
 107         for(j = 0; j < mcp55_num; j++ ) {
 108                 setup_resource_map_offset(ctrl_devport_conf,
 109                         sizeof(ctrl_devport_conf)/sizeof(ctrl_devport_conf[0]),
 110                         PCI_DEV(busn[j], devn[j], 0) , io_base[j]);
 111         }
 112 }
 113
 114 static void mcp55_early_clear_port(unsigned mcp55_num, unsigned *busn, unsigned *devn, unsigned *io_base)
 115 {
 116
 117         static const unsigned int ctrl_devport_conf_clear[] = {
 118                 PCI_ADDR(0, 1, 1, ANACTRL_REG_POS), ~(0x0000ff00), 0,
 119                 PCI_ADDR(0, 1, 1, SYSCTRL_REG_POS), ~(0x0000ff00), 0,
 120                 PCI_ADDR(0, 1, 1, ACPICTRL_REG_POS), ~(0x0000ff00), 0,
 121         };
 122
 123         int j;
 124         for(j = 0; j < mcp55_num; j++ ) {
 125                 setup_resource_map_offset(ctrl_devport_conf_clear,
 126                         sizeof(ctrl_devport_conf_clear)/sizeof(ctrl_devport_conf_clear[0]),
 127                         PCI_DEV(busn[j], devn[j], 0) , io_base[j]);
 128         }
 129
 130
 131 }
 132 static void delayx(uint8_t value) {
 133 #if 1
 134         int i;
 135         for(i=0;i<0x8000;i++) {
 136                 outb(value, 0x80);
 137         }
 138 #endif
 139 }
 140
 141 static void mcp55_early_pcie_setup(unsigned busnx, unsigned devnx, unsigned anactrl_io_base, unsigned pci_e_x)
 142 {
 143         uint32_t tgio_ctrl;
 144         uint32_t pll_ctrl;
 145         uint32_t dword;
 146         int i;
 147         device_t dev;
 148         dev = PCI_DEV(busnx, devnx+1, 1);
 149         dword = pci_read_config32(dev, 0xe4);
 150         dword |= 0x3f0; // disable it at first
 151         pci_write_config32(dev, 0xe4, dword);
 152
 153         for(i=0; i<3; i++) {
 154                 tgio_ctrl = inl(anactrl_io_base + 0xcc);
 155                 tgio_ctrl &= ~(3<<9);
 156                 tgio_ctrl |= (i<<9);
 157                 outl(tgio_ctrl, anactrl_io_base + 0xcc);
 158                 pll_ctrl = inl(anactrl_io_base + 0x30);
 159                 pll_ctrl |= (1<<31);
 160                 outl(pll_ctrl, anactrl_io_base + 0x30);
 161                 do {
 162                         pll_ctrl = inl(anactrl_io_base + 0x30);
 163                 } while (!(pll_ctrl & 1));
 164         }
 165         tgio_ctrl = inl(anactrl_io_base + 0xcc);
 166         tgio_ctrl &= ~((7<<4)|(1<<8));
 167         tgio_ctrl |= (pci_e_x<<4)|(1<<8);
 168         outl(tgio_ctrl, anactrl_io_base + 0xcc);
 169
 170 //      wait 100us
 171         delayx(1);
 172
 173         dword = pci_read_config32(dev, 0xe4);
 174         dword &= ~(0x3f0); // enable
 175         pci_write_config32(dev, 0xe4, dword);
 176
 177 //      need to wait 100ms
 178         delayx(1000);
 179 }
 180
 181 static void mcp55_early_setup(unsigned mcp55_num, unsigned *busn, unsigned *devn, unsigned *io_base, unsigned *pci_e_x)
 182 {
 183
 184     static const unsigned int ctrl_conf_1[] = {
 185         RES_PORT_IO_32, ACPICTRL_IO_BASE + 0x10, 0x0007ffff, 0xff78000,
 186         RES_PORT_IO_32, ACPICTRL_IO_BASE + 0xa4, 0xffedffff, 0x0012000,
 187         RES_PORT_IO_32, ACPICTRL_IO_BASE + 0xac, 0xfffffdff, 0x0000200,
 188         RES_PORT_IO_32, ACPICTRL_IO_BASE + 0xb4, 0xfffffffd, 0x0000002,
 189
 190         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x24, 0xc0f0f08f, 0x26020230,
 191         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x34, 0x00000000, 0x22222222,
 192         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x08, 0x7FFFFFFF, 0x00000000,
 193         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x2C, 0x7FFFFFFF, 0x80000000,
 194         RES_PORT_IO_32, ANACTRL_IO_BASE + 0xCC, 0xFFFFF9FF, 0x00000000,
 195         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x30, 0x8FFFFFFF, 0x40000000,
 196         RES_PORT_IO_32, ANACTRL_IO_BASE + 0xCC, 0xFFFFF9FF, 0x00000200,
 197         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x30, 0x8FFFFFFF, 0x40000000,
 198         RES_PORT_IO_32, ANACTRL_IO_BASE + 0xCC, 0xFFFFF9FF, 0x00000400,
 199         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x30, 0x8FFFFFFF, 0x40000000,
 200         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x74, 0xFFFF0FF5, 0x0000F000,
 201         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x78, 0xFF00FF00, 0x00100010,
 202         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x7C, 0xFF0FF0FF, 0x00500500,
 203         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x80, 0xFFFFFFE7, 0x00000000,
 204         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x60, 0xFFCFFFFF, 0x00300000,
 205         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x90, 0xFFFF00FF, 0x0000FF00,
 206         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x9C, 0xFF00FFFF, 0x00070000,
 207
 208         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x40), 0x00000000, 0xCB8410DE,
 209         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x48), 0xFFFFDCED, 0x00002002,
 210         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x78), 0xFFFFFF8E, 0x00000011,
 211         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x80), 0xFFFF0000, 0x00009923,
 212         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x88), 0xFFFFFFFE, 0x00000000,
 213         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x8C), 0xFFFF0000, 0x0000007F,
 214         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xDC), 0xFFFEFFFF, 0x00010000,
 215
 216         RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x40), 0x00000000, 0xCB8410DE,
 217         RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x74), 0xFFFFFF7B, 0x00000084,
 218         RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xF8), 0xFFFFFFCF, 0x00000010,
 219
 220         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xC4), 0xFFFFFFFE, 0x00000001,
 221         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xF0), 0x7FFFFFFD, 0x00000002,
 222         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xF8), 0xFFFFFFCF, 0x00000010,
 223
 224         RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x40), 0x00000000, 0xCB8410DE,
 225         RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x68), 0xFFFFFF00, 0x000000FF,
 226         RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xF8), 0xFFFFFFBF, 0x00000040,//Enable bridge mode
 227
 228         RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x40), 0x00000000, 0xCB8410DE,
 229         RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x68), 0xFFFFFF00, 0x000000FF,
 230         RES_PCI_IO, PCI_ADDR(0, 9, 0, 0xF8), 0xFFFFFFBF, 0x00000040,//Enable bridge mode
 231     };
 232
 233     static const unsigned int ctrl_conf_1_1[] = {
 234         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0x40), 0x00000000, 0xCB8410DE,
 235         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0x50), 0xFFFFFFFC, 0x00000003,
 236         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0x64), 0xFFFFFFFE, 0x00000001,
 237         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0x70), 0xFFF0FFFF, 0x00040000,
 238         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0xAC), 0xFFFFF0FF, 0x00000100,
 239         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0x7C), 0xFFFFFFEF, 0x00000000,
 240         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0xC8), 0xFF00FF00, 0x000A000A,
 241         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0xD0), 0xF0FFFFFF, 0x03000000,
 242         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0xE0), 0xF0FFFFFF, 0x03000000,
 243     };
 244
 245
 246     static const unsigned int ctrl_conf_mcp55_only[] = {
 247         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0x40), 0x00000000, 0xCB8410DE,
 248         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xE0), 0xFFFFFEFF, 0x00000000,
 249         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xE4), 0xFFFFFFFB, 0x00000000,
 250         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xE8), 0xFFA9C8FF, 0x00003000,
 251
 252         RES_PCI_IO, PCI_ADDR(0, 4, 0, 0x40), 0x00000000, 0xCB8410DE,
 253         RES_PCI_IO, PCI_ADDR(0, 4, 0, 0xF8), 0xFFFFFFCF, 0x00000010,
 254
 255         RES_PCI_IO, PCI_ADDR(0, 2, 0, 0x40), 0x00000000, 0xCB8410DE,
 256
 257         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x40), 0x00000000, 0xCB8410DE,
 258         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x64), 0xF87FFFFF, 0x05000000,
 259         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x78), 0xFFC07FFF, 0x00360000,
 260         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x68), 0xFE00D03F, 0x013F2C00,
 261         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x70), 0xFFF7FFFF, 0x00080000,
 262         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x7C), 0xFFFFF00F, 0x00000570,
 263         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0xF8), 0xFFFFFFCF, 0x00000010,
 264
 265         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x04), 0xFFFFFEFB, 0x00000104,
 266         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x3C), 0xF5FFFFFF, 0x0A000000,
 267         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x40), 0x00C8FFFF, 0x07330000,
 268         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x48), 0xFFFFFFF8, 0x00000005,
 269         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x4C), 0xFE02FFFF, 0x004C0000,
 270         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x74), 0xFFFFFFC0, 0x00000000,
 271         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0xC0), 0x00000000, 0xCB8410DE,
 272         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0xC4), 0xFFFFFFF8, 0x00000007,
 273
 274         RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x78), 0xC0FFFFFF, 0x19000000,
 275
 276 #if MCP55_USE_AZA == 1
 277         RES_PCI_IO, PCI_ADDR(0, 6, 1, 0x40), 0x00000000, 0xCB8410DE,
 278
 279 //      RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xE4), ~(1<<14), 1<<14,
 280 #endif
 281 // play a while with GPIO in MCP55
 282 #ifdef MCP55_MB_SETUP
 283         MCP55_MB_SETUP
 284 #endif
 285
 286 #if MCP55_USE_AZA == 1
 287         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 21, ~(3<<2), (2<<2),
 288         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 22, ~(3<<2), (2<<2),
 289         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 46, ~(3<<2), (2<<2),
 290 #endif
 291
 292
 293     };
 294
 295     static const unsigned int ctrl_conf_master_only[] = {
 296
 297         RES_PORT_IO_32, ACPICTRL_IO_BASE + 0x80, 0xEFFFFFF, 0x01000000,
 298
 299         //Master MCP55 ????YHLU
 300         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 0, ~(3<<2), (0<<2),
 301
 302     };
 303
 304     static const unsigned int ctrl_conf_2[] = {
 305         /* I didn't put pcie related stuff here */
 306
 307         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x74), 0xFFFFF00F, 0x000009D0,
 308         RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x74), 0xFFFF7FFF, 0x00008000,
 309
 310         RES_PORT_IO_32, SYSCTRL_IO_BASE + 0x48, 0xFFFEFFFF, 0x00010000,
 311
 312         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x60, 0xFFFFFF00, 0x00000012,
 313
 314
 315 #if MCP55_USE_NIC == 1
 316         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xe4), ~((1<<22)|(1<<20)), (1<<22)|(1<<20),
 317
 318         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 4, ~(0xff),  ((0<<4)|(1<<2)|(0<<0)),
 319         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 4, ~(0xff),  ((0<<4)|(1<<2)|(1<<0)),
 320 #endif
 321
 322     };
 323
 324
 325         int j, i;
 326
 327         for(j=0; j<mcp55_num; j++) {
 328                 mcp55_early_pcie_setup(busn[j], devn[j], io_base[j] + ANACTRL_IO_BASE, pci_e_x[j]);
 329
 330                 setup_resource_map_x_offset(ctrl_conf_1, sizeof(ctrl_conf_1)/sizeof(ctrl_conf_1[0]),
 331                                 PCI_DEV(busn[j], devn[j], 0), io_base[j]);
 332                 for(i=0; i<3; i++) { // three SATA
 333                         setup_resource_map_x_offset(ctrl_conf_1_1, sizeof(ctrl_conf_1_1)/sizeof(ctrl_conf_1_1[0]),
 334                                 PCI_DEV(busn[j], devn[j], i), io_base[j]);
 335                 }
 336                 if(busn[j] == 0) {
 337                         setup_resource_map_x_offset(ctrl_conf_mcp55_only, sizeof(ctrl_conf_mcp55_only)/sizeof(ctrl_conf_mcp55_only[0]),
 338                                 PCI_DEV(busn[j], devn[j], 0), io_base[j]);
 339                 }
 340
 341                 if( (busn[j] == 0) && (mcp55_num>1) ) {
 342                         setup_resource_map_x_offset(ctrl_conf_master_only, sizeof(ctrl_conf_master_only)/sizeof(ctrl_conf_master_only[0]),
 343                                 PCI_DEV(busn[j], devn[j], 0), io_base[j]);
 344                 }
 345
 346                 setup_resource_map_x_offset(ctrl_conf_2, sizeof(ctrl_conf_2)/sizeof(ctrl_conf_2[0]),
 347                                 PCI_DEV(busn[j], devn[j], 0), io_base[j]);
 348
 349         }
 350
 351 #if 0
 352         for(j=0; j< mcp55_num; j++) {
 353                 // PCI-E (XSPLL) SS table 0x40, x044, 0x48
 354                 // SATA  (SPPLL) SS table 0xb0, 0xb4, 0xb8
 355                 // CPU   (PPLL)  SS table 0xc0, 0xc4, 0xc8
 356                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE+0x40, io_base[j] + ANACTRL_IO_BASE+0x44,
 357                         io_base[j] + ANACTRL_IO_BASE+0x48, pcie_ss_tbl, 64);
 358                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE+0xb0, io_base[j] + ANACTRL_IO_BASE+0xb4,
 359                         io_base[j] + ANACTRL_IO_BASE+0xb8, sata_ss_tbl, 64);
 360                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE+0xc0, io_base[j] + ANACTRL_IO_BASE+0xc4,
 361                         io_base[j] + ANACTRL_IO_BASE+0xc8, cpu_ss_tbl, 64);
 362         }
 363 #endif
 364
 365 }
 366
 367 #ifndef HT_CHAIN_NUM_MAX
 368
 369 #define HT_CHAIN_NUM_MAX        4
 370 #define HT_CHAIN_BUSN_D 0x40
 371 #define HT_CHAIN_IOBASE_D       0x4000
 372
 373 #endif
 374
 375 static int mcp55_early_setup_x(void)
 376 {
 377         /*find out how many mcp55 we have */
 378         unsigned busn[HT_CHAIN_NUM_MAX];
 379         unsigned devn[HT_CHAIN_NUM_MAX];
 380         unsigned io_base[HT_CHAIN_NUM_MAX];
 381         /*
 382                 FIXME: May have problem if there is different MCP55 HTX card with different PCI_E lane allocation
 383                 Need to use same trick about pci1234 to verify node/link connection
 384         */
 385         unsigned pci_e_x[HT_CHAIN_NUM_MAX] = {MCP55_PCI_E_X_0, MCP55_PCI_E_X_1, MCP55_PCI_E_X_2, MCP55_PCI_E_X_3 };
 386         int mcp55_num = 0;
 387         unsigned busnx;
 388         unsigned devnx;
 389         int ht_c_index,j;
 390
 391         /* FIXME: multi pci segment handling */
 392
 393         /* Any system that only have IO55 without MCP55? */
 394         for(ht_c_index = 0; ht_c_index<HT_CHAIN_NUM_MAX; ht_c_index++) {
 395                 busnx = ht_c_index * HT_CHAIN_BUSN_D;
 396                 for(devnx=0;devnx<0x20;devnx++) {
 397                         uint32_t id;
 398                         device_t dev;
 399                         dev = PCI_DEV(busnx, devnx, 0);
 400                         id = pci_read_config32(dev, PCI_VENDOR_ID);
 401                         if(id == 0x036910de) {
 402                                 busn[mcp55_num] = busnx;
 403                                 devn[mcp55_num] = devnx;
 404                                 io_base[mcp55_num] = ht_c_index * HT_CHAIN_IOBASE_D; // we may have ht chain other than MCP55
 405                                 mcp55_num++;
 406                                 if(mcp55_num == MCP55_NUM) goto out;
 407                                 break; // only one MCP55 on one chain
 408                         }
 409                 }
 410         }
 411
 412 out:
 413         print_debug("mcp55_num:"); print_debug_hex8(mcp55_num); print_debug("\r\n");
 414
 415         mcp55_early_set_port(mcp55_num, busn, devn, io_base);
 416         mcp55_early_setup(mcp55_num, busn, devn, io_base, pci_e_x);
 417
 418         mcp55_early_clear_port(mcp55_num, busn, devn, io_base);
 419
 420 //      set_ht_link_mcp55(HT_CHAIN_NUM_MAX);
 421
 422         return 0;
 423
 424 }
 425
 426
 427