src/southbridge/nvidia/mcp55/early_setup_car.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * Written by Yinghai Lu <yinghai.lu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22
  23 #ifdef UNUSED_CODE
  24 int set_ht_link_buffer_counts_chain(uint8_t ht_c_num, unsigned vendorid, unsigned val);
  25
  26 static int set_ht_link_mcp55(uint8_t ht_c_num)
  27 {
  28         unsigned vendorid = 0x10de;
  29         unsigned val = 0x01610109;
  30         /* Nvidia mcp55 hardcode, hw can not set it automatically */
  31         return set_ht_link_buffer_counts_chain(ht_c_num, vendorid, val);
  32 }
  33
  34 static void setup_ss_table(unsigned index, unsigned where, unsigned control, const unsigned int *register_values, int max)
  35 {
  36         int i;
  37
  38         unsigned val;
  39
  40         val = inl(control);
  41         val &= 0xfffffffe;
  42         outl(val, control);
  43
  44         outl(0, index); //index
  45         for(i = 0; i < max; i++) {
  46                 unsigned long reg;
  47                 reg = register_values[i];
  48                 outl(reg, where);
  49         }
  50
  51         val = inl(control);
  52         val |= 1;
  53         outl(val, control);
  54
  55 }
  56 #endif
  57
  58 /* SIZE 0x100 */
  59 #define ANACTRL_IO_BASE 0x2800
  60 #define ANACTRL_REG_POS 0x68
  61
  62 /* SIZE 0x100 */
  63 #define SYSCTRL_IO_BASE 0x2400
  64 #define SYSCTRL_REG_POS 0x64
  65
  66 /* SIZE 0x100 */
  67 #define ACPICTRL_IO_BASE        0x2000
  68 #define ACPICTRL_REG_POS        0x60
  69
  70 /*
  71         16 1 1 1 1 8 :0
  72         16 0 4 0 0 8 :1
  73         16 0 4 2 2 4 :2
  74          4 4 4 4 4 8 :3
  75          8 8 4 0 0 8 :4
  76          8 0 4 4 4 8 :5
  77 */
  78
  79 #define MCP55_CHIP_REV  3
  80
  81 static void mcp55_early_set_port(unsigned mcp55_num, unsigned *busn, unsigned *devn, unsigned *io_base)
  82 {
  83
  84         static const unsigned int ctrl_devport_conf[] = {
  85                 PCI_ADDR(0, 1, 1, ANACTRL_REG_POS), ~(0x0000ff00), ANACTRL_IO_BASE,
  86                 PCI_ADDR(0, 1, 1, SYSCTRL_REG_POS), ~(0x0000ff00), SYSCTRL_IO_BASE,
  87                 PCI_ADDR(0, 1, 1, ACPICTRL_REG_POS), ~(0x0000ff00), ACPICTRL_IO_BASE,
  88         };
  89
  90         int j;
  91         for(j = 0; j < mcp55_num; j++ ) {
  92                 setup_resource_map_offset(ctrl_devport_conf,
  93                         ARRAY_SIZE(ctrl_devport_conf),
  94                         PCI_DEV(busn[j], devn[j], 0) , io_base[j]);
  95         }
  96 }
  97
  98 static void mcp55_early_clear_port(unsigned mcp55_num, unsigned *busn, unsigned *devn, unsigned *io_base)
  99 {
 100
 101         static const unsigned int ctrl_devport_conf_clear[] = {
 102                 PCI_ADDR(0, 1, 1, ANACTRL_REG_POS), ~(0x0000ff00), 0,
 103                 PCI_ADDR(0, 1, 1, SYSCTRL_REG_POS), ~(0x0000ff00), 0,
 104                 PCI_ADDR(0, 1, 1, ACPICTRL_REG_POS), ~(0x0000ff00), 0,
 105         };
 106
 107         int j;
 108         for(j = 0; j < mcp55_num; j++ ) {
 109                 setup_resource_map_offset(ctrl_devport_conf_clear,
 110                         ARRAY_SIZE(ctrl_devport_conf_clear),
 111                         PCI_DEV(busn[j], devn[j], 0) , io_base[j]);
 112         }
 113
 114
 115 }
 116
 117 static void mcp55_early_pcie_setup(unsigned busnx, unsigned devnx, unsigned anactrl_io_base, unsigned pci_e_x)
 118 {
 119         uint32_t tgio_ctrl;
 120         uint32_t pll_ctrl;
 121         uint32_t dword;
 122         int i;
 123         device_t dev;
 124         dev = PCI_DEV(busnx, devnx+1, 1);
 125         dword = pci_read_config32(dev, 0xe4);
 126         dword |= 0x3f0; // disable it at first
 127         pci_write_config32(dev, 0xe4, dword);
 128
 129         for(i=0; i<3; i++) {
 130                 tgio_ctrl = inl(anactrl_io_base + 0xcc);
 131                 tgio_ctrl &= ~(3<<9);
 132                 tgio_ctrl |= (i<<9);
 133                 outl(tgio_ctrl, anactrl_io_base + 0xcc);
 134                 pll_ctrl = inl(anactrl_io_base + 0x30);
 135                 pll_ctrl |= (1<<31);
 136                 outl(pll_ctrl, anactrl_io_base + 0x30);
 137                 do {
 138                         pll_ctrl = inl(anactrl_io_base + 0x30);
 139                 } while (!(pll_ctrl & 1));
 140         }
 141         tgio_ctrl = inl(anactrl_io_base + 0xcc);
 142         tgio_ctrl &= ~((7<<4)|(1<<8));
 143         tgio_ctrl |= (pci_e_x<<4)|(1<<8);
 144         outl(tgio_ctrl, anactrl_io_base + 0xcc);
 145
 146         // wait 100us
 147         udelay(100);
 148
 149         dword = pci_read_config32(dev, 0xe4);
 150         dword &= ~(0x3f0); // enable
 151         pci_write_config32(dev, 0xe4, dword);
 152
 153         // need to wait 100ms
 154         mdelay(100);
 155 }
 156
 157 static void mcp55_early_setup(unsigned mcp55_num, unsigned *busn, unsigned *devn, unsigned *io_base, unsigned *pci_e_x)
 158 {
 159
 160     static const unsigned int ctrl_conf_1[] = {
 161         RES_PORT_IO_32, ACPICTRL_IO_BASE + 0x10, 0x0007ffff, 0xff78000,
 162         RES_PORT_IO_32, ACPICTRL_IO_BASE + 0xa4, 0xffedffff, 0x0012000,
 163         RES_PORT_IO_32, ACPICTRL_IO_BASE + 0xac, 0xfffffdff, 0x0000200,
 164         RES_PORT_IO_32, ACPICTRL_IO_BASE + 0xb4, 0xfffffffd, 0x0000002,
 165
 166         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x24, 0xc0f0f08f, 0x26020230,
 167         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x34, 0x00000000, 0x22222222,
 168         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x08, 0x7FFFFFFF, 0x00000000,
 169         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x2C, 0x7FFFFFFF, 0x80000000,
 170         RES_PORT_IO_32, ANACTRL_IO_BASE + 0xCC, 0xFFFFF9FF, 0x00000000,
 171         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x30, 0x8FFFFFFF, 0x40000000,
 172         RES_PORT_IO_32, ANACTRL_IO_BASE + 0xCC, 0xFFFFF9FF, 0x00000200,
 173         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x30, 0x8FFFFFFF, 0x40000000,
 174         RES_PORT_IO_32, ANACTRL_IO_BASE + 0xCC, 0xFFFFF9FF, 0x00000400,
 175         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x30, 0x8FFFFFFF, 0x40000000,
 176         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x74, 0xFFFF0FF5, 0x0000F000,
 177         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x78, 0xFF00FF00, 0x00100010,
 178         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x7C, 0xFF0FF0FF, 0x00500500,
 179         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x80, 0xFFFFFFE7, 0x00000000,
 180         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x60, 0xFFCFFFFF, 0x00300000,
 181         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x90, 0xFFFF00FF, 0x0000FF00,
 182         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x9C, 0xFF00FFFF, 0x00070000,
 183
 184         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x40), 0x00000000, 0xCB8410DE,
 185         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x48), 0xFFFFDCED, 0x00002002,
 186         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x78), 0xFFFFFF8E, 0x00000011,
 187         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x80), 0xFFFF0000, 0x00009923,
 188         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x88), 0xFFFFFFFE, 0x00000000,
 189         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x8C), 0xFFFF0000, 0x0000007F,
 190         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xDC), 0xFFFEFFFF, 0x00010000,
 191
 192         RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x40), 0x00000000, 0xCB8410DE,
 193         RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x74), 0xFFFFFF7B, 0x00000084,
 194         RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xF8), 0xFFFFFFCF, 0x00000010,
 195
 196         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xC4), 0xFFFFFFFE, 0x00000001,
 197         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xF0), 0x7FFFFFFD, 0x00000002,
 198         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xF8), 0xFFFFFFCF, 0x00000010,
 199
 200         RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x40), 0x00000000, 0xCB8410DE,
 201         RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x68), 0xFFFFFF00, 0x000000FF,
 202         RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xF8), 0xFFFFFFBF, 0x00000040,//Enable bridge mode
 203
 204         RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x40), 0x00000000, 0xCB8410DE,
 205         RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x68), 0xFFFFFF00, 0x000000FF,
 206         RES_PCI_IO, PCI_ADDR(0, 9, 0, 0xF8), 0xFFFFFFBF, 0x00000040,//Enable bridge mode
 207     };
 208
 209     static const unsigned int ctrl_conf_1_1[] = {
 210         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0x40), 0x00000000, 0xCB8410DE,
 211         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0x50), 0xFFFFFFFC, 0x00000003,
 212         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0x64), 0xFFFFFFFE, 0x00000001,
 213         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0x70), 0xFFF0FFFF, 0x00040000,
 214         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0xAC), 0xFFFFF0FF, 0x00000100,
 215         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0x7C), 0xFFFFFFEF, 0x00000000,
 216         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0xC8), 0xFF00FF00, 0x000A000A,
 217         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0xD0), 0xF0FFFFFF, 0x03000000,
 218         RES_PCI_IO, PCI_ADDR(0, 5, 0, 0xE0), 0xF0FFFFFF, 0x03000000,
 219     };
 220
 221
 222     static const unsigned int ctrl_conf_mcp55_only[] = {
 223         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0x40), 0x00000000, 0xCB8410DE,
 224         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xE0), 0xFFFFFEFF, 0x00000000,
 225         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xE4), 0xFFFFFFFB, 0x00000000,
 226         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xE8), 0xFFA9C8FF, 0x00003000,
 227
 228         RES_PCI_IO, PCI_ADDR(0, 4, 0, 0x40), 0x00000000, 0xCB8410DE,
 229         RES_PCI_IO, PCI_ADDR(0, 4, 0, 0xF8), 0xFFFFFFCF, 0x00000010,
 230
 231         RES_PCI_IO, PCI_ADDR(0, 2, 0, 0x40), 0x00000000, 0xCB8410DE,
 232
 233         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x40), 0x00000000, 0xCB8410DE,
 234         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x64), 0xF87FFFFF, 0x05000000,
 235         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x78), 0xFFC07FFF, 0x00360000,
 236         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x68), 0xFE00D03F, 0x013F2C00,
 237         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x70), 0xFFF7FFFF, 0x00080000,
 238         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0x7C), 0xFFFFF00F, 0x00000570,
 239         RES_PCI_IO, PCI_ADDR(0, 2, 1, 0xF8), 0xFFFFFFCF, 0x00000010,
 240
 241         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x04), 0xFFFFFEFB, 0x00000104,
 242         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x3C), 0xF5FFFFFF, 0x0A000000,
 243         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x40), 0x00C8FFFF, 0x07330000,
 244         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x48), 0xFFFFFFF8, 0x00000005,
 245         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x4C), 0xFE02FFFF, 0x004C0000,
 246         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0x74), 0xFFFFFFC0, 0x00000000,
 247         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0xC0), 0x00000000, 0xCB8410DE,
 248         RES_PCI_IO, PCI_ADDR(0, 6, 0, 0xC4), 0xFFFFFFF8, 0x00000007,
 249         RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x78), 0xC0FFFFFF, 0x19000000,
 250
 251 #if CONFIG_MCP55_USE_AZA
 252         RES_PCI_IO, PCI_ADDR(0, 6, 1, 0x40), 0x00000000, 0xCB8410DE,
 253
 254 //      RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xE4), ~(1<<14), 1<<14,
 255 #endif
 256 // play a while with GPIO in MCP55
 257 #ifdef MCP55_MB_SETUP
 258         MCP55_MB_SETUP
 259 #endif
 260
 261 #if CONFIG_MCP55_USE_AZA
 262         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 21, ~(3<<2), (2<<2),
 263         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 22, ~(3<<2), (2<<2),
 264         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 46, ~(3<<2), (2<<2),
 265 #endif
 266
 267
 268     };
 269
 270     static const unsigned int ctrl_conf_master_only[] = {
 271
 272         RES_PORT_IO_32, ACPICTRL_IO_BASE + 0x80, 0xEFFFFFF, 0x01000000,
 273
 274         //Master MCP55 ????YHLU
 275         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 0, ~(3<<2), (0<<2),
 276
 277     };
 278
 279     static const unsigned int ctrl_conf_2[] = {
 280         /* I didn't put pcie related stuff here */
 281
 282         RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x74), 0xFFFFF00F, 0x000009D0,
 283         RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x74), 0xFFFF7FFF, 0x00008000,
 284
 285         RES_PORT_IO_32, SYSCTRL_IO_BASE + 0x48, 0xFFFEFFFF, 0x00010000,
 286
 287         RES_PORT_IO_32, ANACTRL_IO_BASE + 0x60, 0xFFFFFF00, 0x00000012,
 288
 289
 290 #if CONFIG_MCP55_USE_NIC
 291         RES_PCI_IO, PCI_ADDR(0, 1, 1, 0xe4), ~((1<<22)|(1<<20)), (1<<22)|(1<<20),
 292
 293         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 4, ~(0xff),  ((0<<4)|(1<<2)|(0<<0)),
 294         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+ 4, ~(0xff),  ((0<<4)|(1<<2)|(1<<0)),
 295 #endif
 296
 297     };
 298
 299
 300         int j, i;
 301
 302         for(j=0; j<mcp55_num; j++) {
 303                 mcp55_early_pcie_setup(busn[j], devn[j], io_base[j] + ANACTRL_IO_BASE, pci_e_x[j]);
 304
 305                 setup_resource_map_x_offset(ctrl_conf_1, ARRAY_SIZE(ctrl_conf_1),
 306                                 PCI_DEV(busn[j], devn[j], 0), io_base[j]);
 307                 for(i=0; i<3; i++) { // three SATA
 308                         setup_resource_map_x_offset(ctrl_conf_1_1, ARRAY_SIZE(ctrl_conf_1_1),
 309                                 PCI_DEV(busn[j], devn[j], i), io_base[j]);
 310                 }
 311                 if(busn[j] == 0) {
 312                         setup_resource_map_x_offset(ctrl_conf_mcp55_only, ARRAY_SIZE(ctrl_conf_mcp55_only),
 313                                 PCI_DEV(busn[j], devn[j], 0), io_base[j]);
 314                 }
 315
 316                 if( (busn[j] == 0) && (mcp55_num>1) ) {
 317                         setup_resource_map_x_offset(ctrl_conf_master_only, ARRAY_SIZE(ctrl_conf_master_only),
 318                                 PCI_DEV(busn[j], devn[j], 0), io_base[j]);
 319                 }
 320
 321                 setup_resource_map_x_offset(ctrl_conf_2, ARRAY_SIZE(ctrl_conf_2),
 322                                 PCI_DEV(busn[j], devn[j], 0), io_base[j]);
 323
 324         }
 325
 326 #if 0
 327         for(j=0; j< mcp55_num; j++) {
 328                 // PCI-E (XSPLL) SS table 0x40, x044, 0x48
 329                 // SATA  (SPPLL) SS table 0xb0, 0xb4, 0xb8
 330                 // CPU   (PPLL)  SS table 0xc0, 0xc4, 0xc8
 331                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE+0x40, io_base[j] + ANACTRL_IO_BASE+0x44,
 332                         io_base[j] + ANACTRL_IO_BASE+0x48, pcie_ss_tbl, 64);
 333                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE+0xb0, io_base[j] + ANACTRL_IO_BASE+0xb4,
 334                         io_base[j] + ANACTRL_IO_BASE+0xb8, sata_ss_tbl, 64);
 335                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE+0xc0, io_base[j] + ANACTRL_IO_BASE+0xc4,
 336                         io_base[j] + ANACTRL_IO_BASE+0xc8, cpu_ss_tbl, 64);
 337         }
 338 #endif
 339
 340 }
 341
 342 #ifndef HT_CHAIN_NUM_MAX
 343
 344 #define HT_CHAIN_NUM_MAX        4
 345 #define HT_CHAIN_BUSN_D 0x40
 346 #define HT_CHAIN_IOBASE_D       0x4000
 347
 348 #endif
 349
 350 static int mcp55_early_setup_x(void)
 351 {
 352         /*find out how many mcp55 we have */
 353         unsigned busn[HT_CHAIN_NUM_MAX] = {0};
 354         unsigned devn[HT_CHAIN_NUM_MAX] = {0};
 355         unsigned io_base[HT_CHAIN_NUM_MAX] = {0};
 356         /*
 357                 FIXME: May have problem if there is different MCP55 HTX card with different PCI_E lane allocation
 358                 Need to use same trick about pci1234 to verify node/link connection
 359         */
 360         unsigned pci_e_x[HT_CHAIN_NUM_MAX] = {CONFIG_MCP55_PCI_E_X_0, CONFIG_MCP55_PCI_E_X_1, CONFIG_MCP55_PCI_E_X_2, CONFIG_MCP55_PCI_E_X_3 };
 361         int mcp55_num = 0;
 362         unsigned busnx;
 363         unsigned devnx;
 364         int ht_c_index;
 365
 366         /* FIXME: multi pci segment handling */
 367
 368         /* Any system that only have IO55 without MCP55? */
 369         for(ht_c_index = 0; ht_c_index<HT_CHAIN_NUM_MAX; ht_c_index++) {
 370                 busnx = ht_c_index * HT_CHAIN_BUSN_D;
 371                 for(devnx=0;devnx<0x20;devnx++) {
 372                         uint32_t id;
 373                         device_t dev;
 374                         dev = PCI_DEV(busnx, devnx, 0);
 375                         id = pci_read_config32(dev, PCI_VENDOR_ID);
 376                         if(id == 0x036910de) {
 377                                 busn[mcp55_num] = busnx;
 378                                 devn[mcp55_num] = devnx;
 379                                 io_base[mcp55_num] = ht_c_index * HT_CHAIN_IOBASE_D; // we may have ht chain other than MCP55
 380                                 mcp55_num++;
 381                                 if(mcp55_num == CONFIG_MCP55_NUM) goto out;
 382                                 break; // only one MCP55 on one chain
 383                         }
 384                 }
 385         }
 386
 387 out:
 388         print_debug("mcp55_num:"); print_debug_hex8(mcp55_num); print_debug("\n");
 389
 390         mcp55_early_set_port(mcp55_num, busn, devn, io_base);
 391         mcp55_early_setup(mcp55_num, busn, devn, io_base, pci_e_x);
 392
 393         mcp55_early_clear_port(mcp55_num, busn, devn, io_base);
 394
 395 //      set_ht_link_mcp55(HT_CHAIN_NUM_MAX);
 396
 397         return 0;
 398
 399 }
 400
 401
 402