src/southbridge/nvidia/ck804/early_setup_car.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2004 Tyan Computer
   5  * Written by Yinghai Lu <yhlu@tyan.com> for Tyan Computer.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 static int set_ht_link_ck804(u8 ht_c_num)
  22 {
  23         unsigned vendorid = 0x10de;
  24         unsigned val = 0x01610169;
  25         return set_ht_link_buffer_counts_chain(ht_c_num, vendorid, val);
  26 }
  27
  28 static void setup_ss_table(unsigned index, unsigned where, unsigned control,
  29                            const unsigned int *register_values, int max)
  30 {
  31         int i;
  32         unsigned val;
  33
  34         val = inl(control);
  35         val &= 0xfffffffe;
  36         outl(val, control);
  37
  38         outl(0, index);
  39
  40         for (i = 0; i < max; i++) {
  41                 unsigned long reg;
  42                 reg = register_values[i];
  43                 outl(reg, where);
  44         }
  45         val = inl(control);
  46         val |= 1;
  47         outl(val, control);
  48 }
  49
  50 #define ANACTRL_IO_BASE 0x3000
  51 #define ANACTRL_REG_POS 0x68
  52
  53 #define SYSCTRL_IO_BASE 0x2000
  54 #define SYSCTRL_REG_POS 0x64
  55
  56 /*
  57  * Values for CONFIG_CK804_PCI_E_X and CONFIG_CK804B_PCI_E_X.
  58  * Apparently some sort of lane configuration.
  59  *
  60  *      16 1 1 2 :0
  61  *       8 8 2 2 :1
  62  *       8 8 4   :2
  63  *       8 4 4 4 :3
  64  *      16 4     :4
  65  */
  66
  67 #define CK804_CHIP_REV 3
  68
  69 #if CONFIG_HT_CHAIN_END_UNITID_BASE < CONFIG_HT_CHAIN_UNITID_BASE
  70 #define CK804_DEVN_BASE CONFIG_HT_CHAIN_END_UNITID_BASE
  71 #else
  72 #define CK804_DEVN_BASE CONFIG_HT_CHAIN_UNITID_BASE
  73 #endif
  74
  75 #if CONFIG_SB_HT_CHAIN_UNITID_OFFSET_ONLY == 1
  76 #define CK804B_DEVN_BASE 1
  77 #else
  78 #define CK804B_DEVN_BASE CK804_DEVN_BASE
  79 #endif
  80
  81 static void ck804_early_set_port(unsigned ck804_num, unsigned *busn,
  82                                  unsigned *io_base)
  83 {
  84         static const unsigned int ctrl_devport_conf[] = {
  85                 PCI_ADDR(0, 0x1, 0, ANACTRL_REG_POS), ~(0x0000ff00), ANACTRL_IO_BASE,
  86                 PCI_ADDR(0, 0x1, 0, SYSCTRL_REG_POS), ~(0x0000ff00), SYSCTRL_IO_BASE,
  87         };
  88
  89         int j;
  90         for (j = 0; j < ck804_num; j++) {
  91                 u32 dev;
  92                 if (busn[j] == 0) /* SB chain */
  93                         dev = PCI_DEV(busn[j], CK804_DEVN_BASE, 0);
  94                 else
  95                         dev = PCI_DEV(busn[j], CK804B_DEVN_BASE, 0);
  96                 setup_resource_map_offset(ctrl_devport_conf,
  97                         ARRAY_SIZE(ctrl_devport_conf), dev, io_base[j]);
  98         }
  99 }
 100
 101 static void ck804_early_clear_port(unsigned ck804_num, unsigned *busn,
 102                                    unsigned *io_base)
 103 {
 104         static const unsigned int ctrl_devport_conf_clear[] = {
 105                 PCI_ADDR(0, 0x1, 0, ANACTRL_REG_POS), ~(0x0000ff01), 0,
 106                 PCI_ADDR(0, 0x1, 0, SYSCTRL_REG_POS), ~(0x0000ff01), 0,
 107         };
 108
 109         int j;
 110         for (j = 0; j < ck804_num; j++) {
 111                 u32 dev;
 112                 if (busn[j] == 0) /* SB chain */
 113                         dev = PCI_DEV(busn[j], CK804_DEVN_BASE, 0);
 114                 else
 115                         dev = PCI_DEV(busn[j], CK804B_DEVN_BASE, 0);
 116                 setup_resource_map_offset(ctrl_devport_conf_clear,
 117                         ARRAY_SIZE(ctrl_devport_conf_clear), dev, io_base[j]);
 118         }
 119 }
 120
 121 static void ck804_early_setup(unsigned ck804_num, unsigned *busn,
 122                               unsigned *io_base)
 123 {
 124         static const unsigned int ctrl_conf_master[] = {
 125                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0x8c), 0xffff0000, 0x00009880,
 126                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0x90), 0xffff000f, 0x000074a0,
 127                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0xa0), 0xfffff0ff, 0x00000a00,
 128                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0xac), 0xffffff00, 0x00000000,
 129
 130                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x48), 0xfffffffd, 0x00000002,
 131                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x74), 0xfffff00f, 0x000009d0,
 132                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x8c), 0xffff0000, 0x0000007f,
 133                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xcc), 0xfffffff8, 0x00000003,
 134                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd0), 0xff000000, 0x00000000,
 135                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd4), 0xff000000, 0x00000000,
 136                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd8), 0xff000000, 0x00000000,
 137                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xdc), 0x7f000000, 0x00000000,
 138
 139                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xf0), 0xfffffffd, 0x00000002,
 140                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xf8), 0xffffffcf, 0x00000010,
 141
 142                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x40), 0xfff8ffff, 0x00030000,
 143                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x4c), 0xfe00ffff, 0x00440000,
 144                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x74), 0xffffffc0, 0x00000000,
 145
 146 #ifdef CK804_MB_SETUP
 147                 CK804_MB_SETUP
 148 #endif
 149
 150                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x78), 0xc0ffffff, 0x19000000,
 151                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xe0), 0xfffffeff, 0x00000100,
 152
 153                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x20, 0xe00fffff, 0x11000000,
 154                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x24, 0xc3f0ffff, 0x24040000,
 155                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x80, 0x8c3f04df, 0x51407120,
 156                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x84, 0xffffff8f, 0x00000010,
 157                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x94, 0xff00ffff, 0x00c00000,
 158                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0xcc, 0xf7ffffff, 0x00000000,
 159
 160                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x74, ~(0xffff), 0x0f008,
 161                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x78, ~((0xff) | (0xff << 16)), (0x41 << 16) | (0x32),
 162                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x7c, ~(0xff << 16), (0xa0 << 16),
 163
 164                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x24, 0xfcffff0f, 0x020000b0,
 165
 166                 /* Activate master port on primary SATA controller. */
 167                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0x50), ~(0x1f000013), 0x15000013,
 168                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0x64), ~(0x00000001), 0x00000001,
 169                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0x68), ~(0x02000000), 0x02000000,
 170                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0x70), ~(0x000f0000), 0x00040000,
 171                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0xa0), ~(0x000001ff), 0x00000150,
 172                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0xac), ~(0xffff8f00), 0x02aa8b00,
 173                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0x7c), ~(0x00000010), 0x00000000,
 174                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0xc8), ~(0x0fff0fff), 0x000a000a,
 175                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0xd0), ~(0xf0000000), 0x00000000,
 176                 RES_PCI_IO, PCI_ADDR(0, 7, 0, 0xe0), ~(0xf0000000), 0x00000000,
 177
 178                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x50), ~(0x1f000013), 0x15000013,
 179                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x64), ~(0x00000001), 0x00000001,
 180                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x68), ~(0x02000000), 0x02000000,
 181                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x70), ~(0x000f0000), 0x00040000,
 182                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xa0), ~(0x000001ff), 0x00000150,
 183                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xac), ~(0xffff8f00), 0x02aa8b00,
 184                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x7c), ~(0x00000010), 0x00000000,
 185                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xc8), ~(0x0fff0fff), 0x000a000a,
 186                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xd0), ~(0xf0000000), 0x00000000,
 187                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xe0), ~(0xf0000000), 0x00000000,
 188
 189                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x04, ~((0x3ff << 0) | (0x3ff << 10)), (0x21 << 0) | (0x22 << 10),
 190
 191                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x08, ~(0xfffff), (0x1c << 10) | 0x1b,
 192
 193                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x80, ~(1 << 3), 0x00000000,
 194
 195                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0xcc, ~((7 << 4) | (1 << 8)), (CONFIG_CK804_PCI_E_X << 4) | (1 << 8),
 196
 197                 /* SYSCTRL */
 198                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 8, ~(0xff), ((0 << 4) | (0 << 2) | (0 << 0)),
 199                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 9, ~(0xff), ((0 << 4) | (1 << 2) | (1 << 0)),
 200 #if CONFIG_CK804_USE_NIC
 201                 RES_PCI_IO, PCI_ADDR(0, 0xa, 0, 0xf8), 0xffffffbf, 0x00000040,
 202                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 19, ~(0xff), ((0 << 4) | (1 << 2) | (0 << 0)),
 203                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 3, ~(0xff), ((0 << 4) | (1 << 2) | (0 << 0)),
 204                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 3, ~(0xff), ((0 << 4) | (1 << 2) | (1 << 0)),
 205                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xe4), ~(1 << 23), (1 << 23),
 206 #endif
 207
 208 #if CONFIG_CK804_USE_ACI
 209                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 0x0d, ~(0xff), ((0 << 4) | (2 << 2) | (0 << 0)),
 210                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 0x1a, ~(0xff), ((0 << 4) | (2 << 2) | (0 << 0)),
 211 #endif
 212         };
 213
 214         static const unsigned int ctrl_conf_multiple[] = {
 215                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 0, ~(3 << 2), (0 << 2),
 216         };
 217
 218         static const unsigned int ctrl_conf_slave[] = {
 219                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0x8c), 0xffff0000, 0x00009880,
 220                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0x90), 0xffff000f, 0x000074a0,
 221                 RES_PCI_IO, PCI_ADDR(0, 1, 2, 0xa0), 0xfffff0ff, 0x00000a00,
 222
 223                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x48), 0xfffffffd, 0x00000002,
 224                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x74), 0xfffff00f, 0x000009d0,
 225                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0x8c), 0xffff0000, 0x0000007f,
 226                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xcc), 0xfffffff8, 0x00000003,
 227                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd0), 0xff000000, 0x00000000,
 228                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd4), 0xff000000, 0x00000000,
 229                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xd8), 0xff000000, 0x00000000,
 230                 RES_PCI_IO, PCI_ADDR(0, 0, 0, 0xdc), 0x7f000000, 0x00000000,
 231
 232                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xf0), 0xfffffffd, 0x00000002,
 233                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xf8), 0xffffffcf, 0x00000010,
 234
 235                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x40), 0xfff8ffff, 0x00030000,
 236                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x4c), 0xfe00ffff, 0x00440000,
 237                 RES_PCI_IO, PCI_ADDR(0, 9, 0, 0x74), 0xffffffc0, 0x00000000,
 238
 239                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0x78), 0xc0ffffff, 0x20000000,
 240                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xe0), 0xfffffeff, 0x00000000,
 241                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xe8), 0xffffff00, 0x000000ff,
 242
 243                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x20, 0xe00fffff, 0x11000000,
 244                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x24, 0xc3f0ffff, 0x24040000,
 245                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x80, 0x8c3f04df, 0x51407120,
 246                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x84, 0xffffff8f, 0x00000010,
 247                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x94, 0xff00ffff, 0x00c00000,
 248                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0xcc, 0xf7ffffff, 0x00000000,
 249
 250                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x24, 0xfcffff0f, 0x020000b0,
 251
 252                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x50), ~(0x1f000013), 0x15000013,
 253                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x64), ~(0x00000001), 0x00000001,
 254                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x68), ~(0x02000000), 0x02000000,
 255                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x70), ~(0x000f0000), 0x00040000,
 256                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xa0), ~(0x000001ff), 0x00000150,
 257                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xac), ~(0xffff8f00), 0x02aa8b00,
 258                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0x7c), ~(0x00000010), 0x00000000,
 259                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xc8), ~(0x0fff0fff), 0x000a000a,
 260                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xd0), ~(0xf0000000), 0x00000000,
 261                 RES_PCI_IO, PCI_ADDR(0, 8, 0, 0xe0), ~(0xf0000000), 0x00000000,
 262
 263                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x04, ~((0x3ff << 0) | (0x3ff << 10)), (0x21 << 0) | (0x22 << 10),
 264
 265                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x08, ~(0xfffff), (0x1c << 10) | 0x1b,
 266
 267                 /* This line doesn't exist in the non-CAR version. */
 268                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0x80, ~(1 << 3), 0x00000000,
 269
 270                 RES_PORT_IO_32, ANACTRL_IO_BASE + 0xcc, ~((7 << 4) | (1 << 8)), (CONFIG_CK804B_PCI_E_X << 4) | (1 << 8),
 271
 272 #if CONFIG_CK804_USE_NIC
 273                 RES_PCI_IO, PCI_ADDR(0, 0xa, 0, 0xf8), 0xffffffbf, 0x00000040,
 274                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 19, ~(0xff), ((0 << 4) | (1 << 2) | (0 << 0)),
 275                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 3, ~(0xff), ((0 << 4) | (1 << 2) | (0 << 0)),
 276                 RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0 + 3, ~(0xff), ((0 << 4) | (1 << 2) | (1 << 0)),
 277                 RES_PCI_IO, PCI_ADDR(0, 1, 0, 0xe4), ~(1 << 23), (1 << 23),
 278 #endif
 279         };
 280
 281         int j;
 282         for (j = 0; j < ck804_num; j++) {
 283                 if (busn[j] == 0) {
 284                         setup_resource_map_x_offset(ctrl_conf_master,
 285                                 ARRAY_SIZE(ctrl_conf_master),
 286                                 PCI_DEV(0, CK804_DEVN_BASE, 0), io_base[0]);
 287                         if (ck804_num > 1)
 288                                 setup_resource_map_x_offset(ctrl_conf_multiple,
 289                                         ARRAY_SIZE(ctrl_conf_multiple),
 290                                         PCI_DEV(0, CK804_DEVN_BASE, 0), 0);
 291
 292                         continue;
 293                 }
 294
 295                 setup_resource_map_x_offset(ctrl_conf_slave,
 296                         ARRAY_SIZE(ctrl_conf_slave),
 297                         PCI_DEV(busn[j], CK804B_DEVN_BASE, 0), io_base[j]);
 298         }
 299
 300         for (j = 0; j < ck804_num; j++) {
 301                 /* PCI-E (XSPLL) SS table 0x40, x044, 0x48 */
 302                 /* SATA  (SPPLL) SS table 0xb0, 0xb4, 0xb8 */
 303                 /* CPU   (PPLL)  SS table 0xc0, 0xc4, 0xc8 */
 304                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE + 0x40,
 305                                io_base[j] + ANACTRL_IO_BASE + 0x44,
 306                                io_base[j] + ANACTRL_IO_BASE + 0x48,
 307                                pcie_ss_tbl, 64);
 308                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE + 0xb0,
 309                                io_base[j] + ANACTRL_IO_BASE + 0xb4,
 310                                io_base[j] + ANACTRL_IO_BASE + 0xb8,
 311                                sata_ss_tbl, 64);
 312                 setup_ss_table(io_base[j] + ANACTRL_IO_BASE + 0xc0,
 313                                io_base[j] + ANACTRL_IO_BASE + 0xc4,
 314                                io_base[j] + ANACTRL_IO_BASE + 0xc8,
 315                                cpu_ss_tbl, 64);
 316         }
 317 }
 318
 319 static int ck804_early_setup_x(void)
 320 {
 321         unsigned busn[4], io_base[4];
 322         int i, ck804_num = 0;
 323
 324         for (i = 0; i < 4; i++) {
 325                 u32 id;
 326                 device_t dev;
 327                 if (i == 0) /* SB chain */
 328                         dev = PCI_DEV(i * 0x40, CK804_DEVN_BASE, 0);
 329                 else
 330                         dev = PCI_DEV(i * 0x40, CK804B_DEVN_BASE, 0);
 331                 id = pci_read_config32(dev, PCI_VENDOR_ID);
 332                 if (id == 0x005e10de) {
 333                         busn[ck804_num] = i * 0x40;
 334                         io_base[ck804_num] = i * 0x4000;
 335                         ck804_num++;
 336                 }
 337         }
 338
 339         ck804_early_set_port(ck804_num, busn, io_base);
 340         ck804_early_setup(ck804_num, busn, io_base);
 341         ck804_early_clear_port(ck804_num, busn, io_base);
 342
 343         return set_ht_link_ck804(4);
 344 }
 345
 346 void hard_reset(void)
 347 {
 348         set_bios_reset();
 349
 350         /* full reset */
 351         outb(0x0a, 0x0cf9);
 352         outb(0x0e, 0x0cf9);
 353 }
 354
 355 void soft_reset(void)
 356 {
 357         set_bios_reset();
 358
 359         /* link reset */
 360         outb(0x02, 0x0cf9);
 361         outb(0x06, 0x0cf9);
 362 }