src/southbridge/intel/i82801gx/i82801gx_smihandler.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 #include <arch/io.h>
  23 #include <arch/romcc_io.h>
  24 #include <console/console.h>
  25 #include <cpu/x86/cache.h>
  26 #include <cpu/x86/smm.h>
  27 //#include "chip.h"
  28
  29 // Future TODO: Move to i82801gx directory
  30 #include "../../../northbridge/intel/i945/ich7.h"
  31
  32 #define DEBUG_SMI
  33
  34 #define APM_CNT         0xb2
  35 #define APM_STS         0xb3
  36 #define   ACPI_DISABLE  0x1e
  37 #define   ACPI_ENABLE   0xe1
  38
  39 /* I945 */
  40 #define SMRAM           0x9d
  41 #define   D_OPEN        (1 << 6)
  42 #define   D_CLS         (1 << 5)
  43 #define   D_LCK         (1 << 4)
  44 #define   G_SMRANE      (1 << 3)
  45 #define   C_BASE_SEG    ((0 << 2) | (1 << 1) | (0 << 0))
  46
  47 /* ICH7 */
  48 #define PM1_STS         0x00
  49 #define PM1_EN          0x02
  50 #define PM1_CNT         0x04
  51 #define PM1_TMR         0x08
  52 #define PROC_CNT        0x10
  53 #define LV2             0x14
  54 #define LV3             0x15
  55 #define LV4             0x16
  56 #define PM2_CNT         0x20 // mobile only
  57 #define GPE0_STS        0x28
  58 #define GPE0_EN         0x2c
  59 #define SMI_EN          0x30
  60 #define   EL_SMI_EN      (1 << 25) // Intel Quick Resume Technology
  61 #define   INTEL_USB2_EN  (1 << 18) // Intel-Specific USB2 SMI logic
  62 #define   LEGACY_USB2_EN (1 << 17) // Legacy USB2 SMI logic
  63 #define   PERIODIC_EN    (1 << 14) // SMI on PERIODIC_STS in SMI_STS
  64 #define   TCO_EN         (1 << 13) // Enable TCO Logic (BIOSWE et al)
  65 #define   MCSMI_EN       (1 << 11) // Trap microcontroller range access
  66 #define   BIOS_RLS       (1 <<  7) // asserts SCI on bit set
  67 #define   SWSMI_TMR_EN   (1 <<  6) // start software smi timer on bit set
  68 #define   APMC_EN        (1 <<  5) // Writes to APM_CNT cause SMI#
  69 #define   SLP_SMI_EN     (1 <<  4) // Write to SLP_EN in PM1_CNT asserts SMI#
  70 #define   LEGACY_USB_EN  (1 <<  3) // Legacy USB circuit SMI logic
  71 #define   BIOS_EN        (1 <<  2) // Assert SMI# on setting GBL_RLS bit
  72 #define   EOS            (1 <<  1) // End of SMI (deassert SMI#)
  73 #define   GBL_SMI_EN     (1 <<  0) // SMI# generation at all?
  74 #define SMI_STS         0x34
  75 #define ALT_GP_SMI_EN   0x38
  76 #define ALT_GP_SMI_STS  0x3a
  77 #define GPE_CNTL        0x42
  78 #define DEVACT_STS      0x44
  79 #define SS_CNT          0x50
  80 #define C3_RES          0x54
  81
  82 #include "i82801gx_nvs.h"
  83
  84 /* While we read PMBASE dynamically in case it changed, let's
  85  * initialize it with a sane value
  86  */
  87 static u16 pmbase = DEFAULT_PMBASE;
  88
  89 /**
  90  * @brief read and clear PM1_STS
  91  * @return PM1_STS register
  92  */
  93 static u16 reset_pm1_status(void)
  94 {
  95         u16 reg16;
  96
  97         reg16 = inw(pmbase + PM1_STS);
  98         /* set status bits are cleared by writing 1 to them */
  99         outw(reg16, pmbase + PM1_STS);
 100
 101         return reg16;
 102 }
 103
 104 static void dump_pm1_status(u16 pm1_sts)
 105 {
 106         printk_debug("PM1_STS: ");
 107         if (pm1_sts & (1 << 15)) printk_debug("WAK ");
 108         if (pm1_sts & (1 << 14)) printk_debug("PCIEXPWAK ");
 109         if (pm1_sts & (1 << 11)) printk_debug("PRBTNOR ");
 110         if (pm1_sts & (1 << 10)) printk_debug("RTC ");
 111         if (pm1_sts & (1 <<  8)) printk_debug("PWRBTN ");
 112         if (pm1_sts & (1 <<  5)) printk_debug("GBL ");
 113         if (pm1_sts & (1 <<  4)) printk_debug("BM ");
 114         if (pm1_sts & (1 <<  0)) printk_debug("TMROF ");
 115         printk_debug("\n");
 116 }
 117
 118 /**
 119  * @brief read and clear SMI_STS
 120  * @return SMI_STS register
 121  */
 122 static u32 reset_smi_status(void)
 123 {
 124         u32 reg32;
 125
 126         reg32 = inl(pmbase + SMI_STS);
 127         /* set status bits are cleared by writing 1 to them */
 128         outl(reg32, pmbase + SMI_STS);
 129
 130         return reg32;
 131 }
 132
 133 static void dump_smi_status(u32 smi_sts)
 134 {
 135         printk_debug("SMI_STS: ");
 136         if (smi_sts & (1 << 26)) printk_debug("SPI ");
 137         if (smi_sts & (1 << 25)) printk_debug("EL_SMI ");
 138         if (smi_sts & (1 << 21)) printk_debug("MONITOR ");
 139         if (smi_sts & (1 << 20)) printk_debug("PCI_EXP_SMI ");
 140         if (smi_sts & (1 << 18)) printk_debug("INTEL_USB2 ");
 141         if (smi_sts & (1 << 17)) printk_debug("LEGACY_USB2 ");
 142         if (smi_sts & (1 << 16)) printk_debug("SMBUS_SMI ");
 143         if (smi_sts & (1 << 15)) printk_debug("SERIRQ_SMI ");
 144         if (smi_sts & (1 << 14)) printk_debug("PERIODIC ");
 145         if (smi_sts & (1 << 13)) printk_debug("TCO ");
 146         if (smi_sts & (1 << 12)) printk_debug("DEVMON ");
 147         if (smi_sts & (1 << 11)) printk_debug("MCSMI ");
 148         if (smi_sts & (1 << 10)) printk_debug("GPI ");
 149         if (smi_sts & (1 <<  9)) printk_debug("GPE0 ");
 150         if (smi_sts & (1 <<  8)) printk_debug("PM1 ");
 151         if (smi_sts & (1 <<  6)) printk_debug("SWSMI_TMR ");
 152         if (smi_sts & (1 <<  5)) printk_debug("APM ");
 153         if (smi_sts & (1 <<  4)) printk_debug("SLP_SMI ");
 154         if (smi_sts & (1 <<  3)) printk_debug("LEGACY_USB ");
 155         if (smi_sts & (1 <<  2)) printk_debug("BIOS ");
 156         printk_debug("\n");
 157 }
 158
 159
 160 /**
 161  * @brief read and clear GPE0_STS
 162  * @return GPE0_STS register
 163  */
 164 static u32 reset_gpe0_status(void)
 165 {
 166         u32 reg32;
 167
 168         reg32 = inl(pmbase + GPE0_STS);
 169         /* set status bits are cleared by writing 1 to them */
 170         outl(reg32, pmbase + GPE0_STS);
 171
 172         return reg32;
 173 }
 174
 175 static void dump_gpe0_status(u32 gpe0_sts)
 176 {
 177         int i;
 178         printk_debug("GPE0_STS: ");
 179         for (i=31; i<= 16; i--) {
 180                 if (gpe0_sts & (1 << i)) printk_debug("GPIO%d ", (i-16));
 181         }
 182         if (gpe0_sts & (1 << 14)) printk_debug("USB4 ");
 183         if (gpe0_sts & (1 << 13)) printk_debug("PME_B0 ");
 184         if (gpe0_sts & (1 << 12)) printk_debug("USB3 ");
 185         if (gpe0_sts & (1 << 11)) printk_debug("PME ");
 186         if (gpe0_sts & (1 << 10)) printk_debug("EL_SCI/BATLOW ");
 187         if (gpe0_sts & (1 <<  9)) printk_debug("PCI_EXP ");
 188         if (gpe0_sts & (1 <<  8)) printk_debug("RI ");
 189         if (gpe0_sts & (1 <<  7)) printk_debug("SMB_WAK ");
 190         if (gpe0_sts & (1 <<  6)) printk_debug("TCO_SCI ");
 191         if (gpe0_sts & (1 <<  5)) printk_debug("AC97 ");
 192         if (gpe0_sts & (1 <<  4)) printk_debug("USB2 ");
 193         if (gpe0_sts & (1 <<  3)) printk_debug("USB1 ");
 194         if (gpe0_sts & (1 <<  2)) printk_debug("HOT_PLUG ");
 195         if (gpe0_sts & (1 <<  0)) printk_debug("THRM ");
 196         printk_debug("\n");
 197 }
 198
 199
 200 /**
 201  * @brief read and clear TCOx_STS
 202  * @return TCOx_STS registers
 203  */
 204 static u32 reset_tco_status(void)
 205 {
 206         u32 tcobase = pmbase + 0x60;
 207         u32 reg32;
 208
 209         reg32 = inl(tcobase + 0x04);
 210         /* set status bits are cleared by writing 1 to them */
 211         outl(reg32 & ~(1<<18), tcobase + 0x04); //  Don't clear BOOT_STS before SECOND_TO_STS
 212         if (reg32 & (1 << 18))
 213                 outl(reg32 & (1<<18), tcobase + 0x04); // clear BOOT_STS
 214
 215         return reg32;
 216 }
 217
 218
 219 static void dump_tco_status(u32 tco_sts)
 220 {
 221         printk_debug("TCO_STS: ");
 222         if (tco_sts & (1 << 20)) printk_debug("SMLINK_SLV ");
 223         if (tco_sts & (1 << 18)) printk_debug("BOOT ");
 224         if (tco_sts & (1 << 17)) printk_debug("SECOND_TO ");
 225         if (tco_sts & (1 << 16)) printk_debug("INTRD_DET ");
 226         if (tco_sts & (1 << 12)) printk_debug("DMISERR ");
 227         if (tco_sts & (1 << 10)) printk_debug("DMISMI ");
 228         if (tco_sts & (1 <<  9)) printk_debug("DMISCI ");
 229         if (tco_sts & (1 <<  8)) printk_debug("BIOSWR ");
 230         if (tco_sts & (1 <<  7)) printk_debug("NEWCENTURY ");
 231         if (tco_sts & (1 <<  3)) printk_debug("TIMEOUT ");
 232         if (tco_sts & (1 <<  2)) printk_debug("TCO_INT ");
 233         if (tco_sts & (1 <<  1)) printk_debug("SW_TCO ");
 234         if (tco_sts & (1 <<  0)) printk_debug("NMI2SMI ");
 235         printk_debug("\n");
 236 }
 237
 238
 239 /* We are using PCIe accesses for now
 240  *  1. the chipset can do it
 241  *  2. we don't need to worry about how we leave 0xcf8/0xcfc behind
 242  */
 243 #include "../../../northbridge/intel/i945/pcie_config.c"
 244
 245 int southbridge_io_trap_handler(int smif)
 246 {
 247         global_nvs_t *gnvs = (global_nvs_t *)0xc00;
 248
 249         switch (smif) {
 250         case 0x32:
 251                 printk_debug("OS Init\n");
 252                 //gnvs->smif = 0;
 253                 break;
 254         default:
 255                 /* Not handled */
 256                 return 0;
 257         }
 258
 259         /* On success, the IO Trap Handler returns 0
 260          * On failure, the IO Trap Handler returns a value != 0
 261          *
 262          * For now, we force the return value to 0 and log all traps to
 263          * see what's going on.
 264          */
 265         //gnvs->smif = 0;
 266         return 1; /* IO trap handled */
 267 }
 268
 269 /**
 270  * @brief Set the EOS bit
 271  */
 272 void southbridge_smi_set_eos(void)
 273 {
 274         u8 reg8;
 275
 276         reg8 = inb(pmbase + SMI_EN);
 277         reg8 |= EOS;
 278         outb(reg8, pmbase + SMI_EN);
 279 }
 280
 281 /**
 282  * @brief Interrupt handler for SMI#
 283  *
 284  * @param smm_revision revision of the smm state save map
 285  */
 286
 287 void southbridge_smi_handler(unsigned int node, smm_state_save_area_t *state_save)
 288 {
 289         u8 reg8;
 290         u16 pmctrl;
 291         u16 pm1_sts;
 292         u32 smi_sts, gpe0_sts, tco_sts;
 293
 294         pmbase = pcie_read_config16(PCI_DEV(0, 0x1f, 0), 0x40) & 0xfffc;
 295         printk_spew("SMI#: pmbase = 0x%04x\n", pmbase);
 296
 297         /* We need to clear the SMI status registers, or we won't see what's
 298          * happening in the following calls.
 299          */
 300         smi_sts = reset_smi_status();
 301         dump_smi_status(smi_sts);
 302
 303         if (smi_sts & (1 << 21)) { // MONITOR
 304                 global_nvs_t *gnvs = (global_nvs_t *)0xc00;
 305                 int i;
 306                 u32 reg32;
 307
 308                 reg32 = RCBA32(0x1e00); // TRSR - Trap Status Register
 309 #if 0
 310                 /* Comment in for some useful debug */
 311                 for (i=0; i<4; i++) {
 312                         if (reg32 & (1 << i)) {
 313                                 printk_debug("  io trap #%d\n", i);
 314                         }
 315                 }
 316 #endif
 317                 RCBA32(0x1e00) = reg32; // TRSR
 318
 319                 reg32 = RCBA32(0x1e10);
 320
 321                 if ((reg32 & 0xfffc) != 0x808) {
 322                         printk_debug("  trapped io address = 0x%x\n", reg32 & 0xfffc);
 323                         printk_debug("  AHBE = %x\n", (reg32 >> 16) & 0xf);
 324                         printk_debug("  read/write: %s\n", (reg32 & (1 << 24)) ? "read" :
 325                                 "write");
 326                 }
 327
 328                 if (!(reg32 & (1 << 24))) {
 329                         /* Write Cycle */
 330                         reg32 = RCBA32(0x1e18);
 331                         printk_debug("  iotrap written data = 0x%08x\n", reg32);
 332
 333                 }
 334
 335                 if (gnvs->smif)
 336                         io_trap_handler(gnvs->smif); // call function smif
 337         }
 338
 339         if (smi_sts & (1 << 13)) { // TCO
 340                 tco_sts = reset_tco_status();
 341                 dump_tco_status(tco_sts);
 342
 343                 if (tco_sts & (1 << 8)) { // BIOSWR
 344                         u8 bios_cntl;
 345
 346                         bios_cntl = pcie_read_config16(PCI_DEV(0, 0x1f, 0), 0xdc);
 347
 348                         if (bios_cntl & 1) {
 349                                 /* BWE is RW, so the SMI was caused by a
 350                                  * write to BWE, not by a write to the BIOS
 351                                  */
 352
 353                                 /* This is the place where we notice someone
 354                                  * is trying to tinker with the BIOS. We are
 355                                  * trying to be nice and just ignore it. A more
 356                                  * resolute answer would be to power down the
 357                                  * box.
 358                                  */
 359                                 printk_debug("Switching back to RO\n");
 360                                 pcie_write_config32(PCI_DEV(0, 0x1f, 0), 0xdc, (bios_cntl & ~1));
 361                         } /* No else for now? */
 362                 }
 363         }
 364
 365         if (smi_sts & (1 << 8)) { // PM1
 366                 pm1_sts = reset_pm1_status();
 367                 dump_pm1_status(pm1_sts);
 368         }
 369
 370         if (smi_sts & (1 << 9)) { // GPE0
 371                 gpe0_sts = reset_gpe0_status();
 372                 dump_gpe0_status(gpe0_sts);
 373         }
 374
 375         if (smi_sts & (1 << 5)) { // APM
 376                 /* Emulate B2 register as the FADT / Linux expects it */
 377
 378                 reg8 = inb(0xb2);
 379                 switch (reg8) {
 380                 case ACPI_DISABLE:
 381                         pmctrl = inw(pmbase + 0x04);
 382                         pmctrl |= (1 << 0);
 383                         outw(pmctrl, pmbase + 0x04);
 384                         printk_debug("SMI#: ACPI disabled.\n");
 385                         break;
 386                 case ACPI_ENABLE:
 387                         pmctrl = inw(pmbase + 0x04);
 388                         pmctrl &= ~(1 << 0);
 389                         outw(pmctrl, pmbase + 0x04);
 390                         printk_debug("SMI#: ACPI enabled.\n");
 391                         break;
 392                 }
 393         }
 394
 395         if (smi_sts & (1 << 4)) { // SLP_SMI
 396                 u32 reg32;
 397
 398                 /* First, disable further SMIs */
 399                 reg8 = inb(pmbase + SMI_EN);
 400                 reg8 &= ~SLP_SMI_EN;
 401                 outb(reg8, pmbase + SMI_EN);
 402
 403                 /* Next, do the deed, we should change
 404                  * power on after power loss bits here
 405                  * if we're going to S5
 406                  */
 407
 408                 /* Write back to the SLP register to cause the
 409                  * originally intended event again. We need to set BIT13
 410                  * (SLP_EN) though to make the sleep happen.
 411                  */
 412                 reg32 = inl(pmbase + 0x04);
 413                 printk_debug("SMI#: SLP = 0x%08x\n", reg32);
 414                 printk_debug("SMI#: Powering off.\n");
 415                 outl(reg32 | (1 << 13), pmbase + 0x04);
 416         }
 417
 418 }