src/southbridge/intel/i82801gx/i82801gx.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #ifndef SOUTHBRIDGE_INTEL_I82801GX_I82801GX_H
  22 #define SOUTHBRIDGE_INTEL_I82801GX_I82801GX_H
  23
  24 #include "chip.h"
  25 extern void i82801gx_enable(device_t dev);
  26
  27 #define PCI_DMA_CFG             0x90
  28 #define SERIRQ_CNTL             0x64
  29 #define GEN_CNTL                0xd0
  30 #define GEN_STS                 0xd4
  31 #define RTC_CONF                0xd8
  32 #define GEN_PMCON_1             0xa0
  33 #define GEN_PMCON_2             0xa2
  34 #define GEN_PMCON_3             0xa4
  35
  36 #define PMBASE                  0x40
  37 #define ACPI_CNTL               0x44
  38 #define BIOS_CNTL               0x4E
  39 #define GPIO_BASE               0x48 /* LPC GPIO Base Address Register */
  40 #define GPIO_CNTL               0x4C /* LPC GPIO Control Register */
  41
  42 #define PIRQA_ROUT              0x60
  43 #define PIRQB_ROUT              0x61
  44 #define PIRQC_ROUT              0x62
  45 #define PIRQD_ROUT              0x63
  46 #define PIRQE_ROUT              0x68
  47 #define PIRQF_ROUT              0x69
  48 #define PIRQG_ROUT              0x6A
  49 #define PIRQH_ROUT              0x6B
  50
  51 #define FUNC_DIS                0xF2
  52
  53 #define LPC_IO_DEC              0x80 /* IO Decode Ranges Register */
  54 #define LPC_EN                  0x82 /* LPC IF Enables Register */
  55
  56 #define SBUS_NUM                0x19
  57 #define SUB_BUS_NUM             0x1A
  58 #define SMLT                    0x1B
  59 #define IOBASE                  0x1C
  60 #define IOLIM                   0x1D
  61 #define MEMBASE                 0x20
  62 #define MEMLIM                  0x22
  63 #define CNF                     0x50
  64 #define MTT                     0x70
  65 #define PCI_MAST_STS            0x82
  66
  67 /* GEN_PMCON_3 bits */
  68 #define RTC_BATTERY_DEAD        (1 << 2)
  69 #define RTC_POWER_FAILED        (1 << 1)
  70 #define SLEEP_AFTER_POWER_FAIL  (1 << 0)
  71
  72 /* PCI Configuration Space (D31:F1) */
  73 #define INTR_LN                 0x3c
  74 #define IDE_TIM_PRI             0x40    /* IDE timings, primary */
  75 #define   IDE_DECODE_ENABLE     (1 << 15)
  76 #define   IDE_SITRE             (1 << 14)
  77 #define IDE_TIM_SEC             0x42    /* IDE timings, secondary */
  78 #define IDE_CONFIG              0x54    /* IDE I/O Configuration Register */
  79 #define   SIG_MODE_NORMAL       (0 << 16)
  80 #define   SIG_MODE_TRISTATE     (1 << 16)
  81 #define   SIG_MODE_DRIVELOW     (2 << 16)
  82 #define   FAST_PCB1             (1 << 13)
  83 #define   FAST_PCB0             (1 << 12)
  84 #define   PCB1                  (1 <<  1)
  85 #define   PCB0                  (1 <<  0)
  86
  87 /* PCI Configuration Space (D31:F3) */
  88 #define SMB_BASE                0x20
  89 #define HOSTC                   0x40
  90
  91 /* HOSTC bits */
  92 #define I2C_EN                  (1 << 2)
  93 #define SMB_SMI_EN              (1 << 1)
  94 #define HST_EN                  (1 << 0)
  95
  96 /* SMBus I/O bits.
  97  * TODO: It does not matter where we put the SMBus IO base, as long as we keep
  98  * consistent and don't interfere with other devices. Stage2 will relocate
  99  * this anyways. But it's a general problem we have not solved in the brightest
 100  * possible way.
 101  */
 102 /* #define SMBUS_IO_BASE 0x1000 */
 103 #define SMBUS_IO_BASE           0x0400
 104
 105 #define SMBHSTSTAT              0x0
 106 #define SMBHSTCTL               0x2
 107 #define SMBHSTCMD               0x3
 108 #define SMBXMITADD              0x4
 109 #define SMBHSTDAT0              0x5
 110 #define SMBHSTDAT1              0x6
 111 #define SMBBLKDAT               0x7
 112 #define SMBTRNSADD              0x9
 113 #define SMBSLVDATA              0xa
 114 #define SMLINK_PIN_CTL          0xe
 115 #define SMBUS_PIN_CTL           0xf
 116
 117 #define SMBUS_TIMEOUT           (10 * 1000 * 100)
 118
 119 /* HPET, if present */
 120 #define HPET_ADDR               0xfed0000
 121
 122 #endif                          /* SOUTHBRIDGE_INTEL_I82801GX_I82801GX_H */