src/southbridge/intel/i82801gx/i82801gx.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #ifndef SOUTHBRIDGE_INTEL_I82801GX_I82801GX_H
  21 #define SOUTHBRIDGE_INTEL_I82801GX_I82801GX_H
  22 /*
  23  * It does not matter where we put the SMBus I/O base, as long as we
  24  * keep it consistent and don't interfere with other devices.  Stage2
  25  * will relocate this anyways.
  26  * Our solution is to have SMB initialization move the I/O to SMBUS_IO_BASE
  27  * again. But handling static BARs is a generic problem that should be
  28  * solved in the device allocator.
  29  */
  30 #define SMBUS_IO_BASE           0x0400
  31 /* TODO Make sure these don't get changed by stage2 */
  32 #define DEFAULT_GPIOBASE        0x0480
  33 #define DEFAULT_PMBASE          0x0500
  34
  35 #define HPET_ADDR               0xfed00000
  36 #define DEFAULT_RCBA            0xfed1c000
  37
  38 #ifndef __ACPI__
  39 #define DEBUG_PERIODIC_SMIS 0
  40
  41 #if !defined(ASSEMBLY)
  42 #if !defined(__PRE_RAM__)
  43 #include "chip.h"
  44 extern void i82801gx_enable(device_t dev);
  45 #endif
  46 void i82801gx_enable_usbdebug(unsigned int port);
  47 #endif
  48
  49 #define MAINBOARD_POWER_OFF     0
  50 #define MAINBOARD_POWER_ON      1
  51 #define MAINBOARD_POWER_KEEP    2
  52
  53 #ifndef CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  54 #define CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL MAINBOARD_POWER_ON
  55 #endif
  56
  57 /* PCI Configuration Space (D30:F0): PCI2PCI */
  58 #define PSTS    0x06
  59 #define SMLT    0x1b
  60 #define SECSTS  0x1e
  61 #define INTR    0x3c
  62 #define BCTRL   0x3e
  63 #define   SBR   (1 << 6)
  64 #define   SEE   (1 << 1)
  65 #define   PERE  (1 << 0)
  66
  67 /* PCI Configuration Space (D31:F0): LPC */
  68
  69 #define SERIRQ_CNTL             0x64
  70
  71 #define GEN_PMCON_1             0xa0
  72 #define GEN_PMCON_2             0xa2
  73 #define GEN_PMCON_3             0xa4
  74
  75 /* GEN_PMCON_3 bits */
  76 #define RTC_BATTERY_DEAD        (1 << 2)
  77 #define RTC_POWER_FAILED        (1 << 1)
  78 #define SLEEP_AFTER_POWER_FAIL  (1 << 0)
  79
  80 #define PMBASE                  0x40
  81 #define ACPI_CNTL               0x44
  82 #define BIOS_CNTL               0xDC
  83 #define GPIO_BASE               0x48 /* LPC GPIO Base Address Register */
  84 #define GPIO_CNTL               0x4C /* LPC GPIO Control Register */
  85
  86 #define PIRQA_ROUT              0x60
  87 #define PIRQB_ROUT              0x61
  88 #define PIRQC_ROUT              0x62
  89 #define PIRQD_ROUT              0x63
  90 #define PIRQE_ROUT              0x68
  91 #define PIRQF_ROUT              0x69
  92 #define PIRQG_ROUT              0x6A
  93 #define PIRQH_ROUT              0x6B
  94
  95 #define LPC_IO_DEC              0x80 /* IO Decode Ranges Register */
  96 #define LPC_EN                  0x82 /* LPC IF Enables Register */
  97
  98 /* PCI Configuration Space (D31:F1): IDE */
  99 #define INTR_LN                 0x3c
 100 #define IDE_TIM_PRI             0x40    /* IDE timings, primary */
 101 #define   IDE_DECODE_ENABLE     (1 << 15)
 102 #define   IDE_SITRE             (1 << 14)
 103 #define   IDE_ISP_5_CLOCKS      (0 << 12)
 104 #define   IDE_ISP_4_CLOCKS      (1 << 12)
 105 #define   IDE_ISP_3_CLOCKS      (2 << 12)
 106 #define   IDE_RCT_4_CLOCKS      (0 <<  8)
 107 #define   IDE_RCT_3_CLOCKS      (1 <<  8)
 108 #define   IDE_RCT_2_CLOCKS      (2 <<  8)
 109 #define   IDE_RCT_1_CLOCKS      (3 <<  8)
 110 #define   IDE_DTE1              (1 <<  7)
 111 #define   IDE_PPE1              (1 <<  6)
 112 #define   IDE_IE1               (1 <<  5)
 113 #define   IDE_TIME1             (1 <<  4)
 114 #define   IDE_DTE0              (1 <<  3)
 115 #define   IDE_PPE0              (1 <<  2)
 116 #define   IDE_IE0               (1 <<  1)
 117 #define   IDE_TIME0             (1 <<  0)
 118 #define IDE_TIM_SEC             0x42    /* IDE timings, secondary */
 119
 120 #define IDE_SDMA_CNT            0x48    /* Synchronous DMA control */
 121 #define   IDE_SSDE1             (1 <<  3)
 122 #define   IDE_SSDE0             (1 <<  2)
 123 #define   IDE_PSDE1             (1 <<  1)
 124 #define   IDE_PSDE0             (1 <<  0)
 125
 126 #define IDE_SDMA_TIM            0x4a
 127
 128 #define IDE_CONFIG              0x54    /* IDE I/O Configuration Register */
 129 #define   SIG_MODE_SEC_NORMAL   (0 << 18)
 130 #define   SIG_MODE_SEC_TRISTATE (1 << 18)
 131 #define   SIG_MODE_SEC_DRIVELOW (2 << 18)
 132 #define   SIG_MODE_PRI_NORMAL   (0 << 16)
 133 #define   SIG_MODE_PRI_TRISTATE (1 << 16)
 134 #define   SIG_MODE_PRI_DRIVELOW (2 << 16)
 135 #define   FAST_SCB1             (1 << 15)
 136 #define   FAST_SCB0             (1 << 14)
 137 #define   FAST_PCB1             (1 << 13)
 138 #define   FAST_PCB0             (1 << 12)
 139 #define   SCB1                  (1 <<  3)
 140 #define   SCB0                  (1 <<  2)
 141 #define   PCB1                  (1 <<  1)
 142 #define   PCB0                  (1 <<  0)
 143
 144 /* PCI Configuration Space (D31:F3): SMBus */
 145 #define SMB_BASE                0x20
 146 #define HOSTC                   0x40
 147
 148 /* HOSTC bits */
 149 #define I2C_EN                  (1 << 2)
 150 #define SMB_SMI_EN              (1 << 1)
 151 #define HST_EN                  (1 << 0)
 152
 153 /* SMBus I/O bits. */
 154 #define SMBHSTSTAT              0x0
 155 #define SMBHSTCTL               0x2
 156 #define SMBHSTCMD               0x3
 157 #define SMBXMITADD              0x4
 158 #define SMBHSTDAT0              0x5
 159 #define SMBHSTDAT1              0x6
 160 #define SMBBLKDAT               0x7
 161 #define SMBTRNSADD              0x9
 162 #define SMBSLVDATA              0xa
 163 #define SMLINK_PIN_CTL          0xe
 164 #define SMBUS_PIN_CTL           0xf
 165
 166 #define SMBUS_TIMEOUT           (10 * 1000 * 100)
 167
 168
 169 /* Southbridge IO BARs */
 170
 171 #define GPIOBASE                0x48
 172
 173 #define PMBASE          0x40
 174
 175 /* Root Complex Register Block */
 176 #define RCBA            0xf0
 177
 178 #define RCBA8(x) *((volatile u8 *)(DEFAULT_RCBA + x))
 179 #define RCBA16(x) *((volatile u16 *)(DEFAULT_RCBA + x))
 180 #define RCBA32(x) *((volatile u32 *)(DEFAULT_RCBA + x))
 181
 182 #define VCH             0x0000  /* 32bit */
 183 #define VCAP1           0x0004  /* 32bit */
 184 #define VCAP2           0x0008  /* 32bit */
 185 #define PVC             0x000c  /* 16bit */
 186 #define PVS             0x000e  /* 16bit */
 187
 188 #define V0CAP           0x0010  /* 32bit */
 189 #define V0CTL           0x0014  /* 32bit */
 190 #define V0STS           0x001a  /* 16bit */
 191
 192 #define V1CAP           0x001c  /* 32bit */
 193 #define V1CTL           0x0020  /* 32bit */
 194 #define V1STS           0x0026  /* 16bit */
 195
 196 #define RCTCL           0x0100  /* 32bit */
 197 #define ESD             0x0104  /* 32bit */
 198 #define ULD             0x0110  /* 32bit */
 199 #define ULBA            0x0118  /* 64bit */
 200
 201 #define RP1D            0x0120  /* 32bit */
 202 #define RP1BA           0x0128  /* 64bit */
 203 #define RP2D            0x0130  /* 32bit */
 204 #define RP2BA           0x0138  /* 64bit */
 205 #define RP3D            0x0140  /* 32bit */
 206 #define RP3BA           0x0148  /* 64bit */
 207 #define RP4D            0x0150  /* 32bit */
 208 #define RP4BA           0x0158  /* 64bit */
 209 #define HDD             0x0160  /* 32bit */
 210 #define HDBA            0x0168  /* 64bit */
 211 #define RP5D            0x0170  /* 32bit */
 212 #define RP5BA           0x0178  /* 64bit */
 213 #define RP6D            0x0180  /* 32bit */
 214 #define RP6BA           0x0188  /* 64bit */
 215
 216 #define ILCL            0x01a0  /* 32bit */
 217 #define LCAP            0x01a4  /* 32bit */
 218 #define LCTL            0x01a8  /* 16bit */
 219 #define LSTS            0x01aa  /* 16bit */
 220
 221 #define RPC             0x0224  /* 32bit */
 222 #define RPFN            0x0238  /* 32bit */
 223
 224 #define TRSR            0x1e00  /*  8bit */
 225 #define TRCR            0x1e10  /* 64bit */
 226 #define TWDR            0x1e18  /* 64bit */
 227
 228 #define IOTR0           0x1e80  /* 64bit */
 229 #define IOTR1           0x1e88  /* 64bit */
 230 #define IOTR2           0x1e90  /* 64bit */
 231 #define IOTR3           0x1e98  /* 64bit */
 232
 233 #define TCTL            0x3000  /*  8bit */
 234
 235 #define D31IP           0x3100  /* 32bit */
 236 #define D30IP           0x3104  /* 32bit */
 237 #define D29IP           0x3108  /* 32bit */
 238 #define D28IP           0x310c  /* 32bit */
 239 #define D27IP           0x3110  /* 32bit */
 240 #define D31IR           0x3140  /* 16bit */
 241 #define D30IR           0x3142  /* 16bit */
 242 #define D29IR           0x3144  /* 16bit */
 243 #define D28IR           0x3146  /* 16bit */
 244 #define D27IR           0x3148  /* 16bit */
 245 #define OIC             0x31ff  /*  8bit */
 246
 247 #define RC              0x3400  /* 32bit */
 248 #define HPTC            0x3404  /* 32bit */
 249 #define GCS             0x3410  /* 32bit */
 250 #define BUC             0x3414  /* 32bit */
 251 #define FD              0x3418  /* 32bit */
 252 #define CG              0x341c  /* 32bit */
 253
 254 /* Function Disable (FD) register values.
 255  * Setting a bit disables the corresponding
 256  * feature.
 257  * Not all features might be disabled on
 258  * all chipsets. Esp. ICH-7U is picky.
 259  */
 260 #define FD_PCIE6        (1 << 21)
 261 #define FD_PCIE5        (1 << 20)
 262 #define FD_PCIE4        (1 << 19)
 263 #define FD_PCIE3        (1 << 18)
 264 #define FD_PCIE2        (1 << 17)
 265 #define FD_PCIE1        (1 << 16)
 266 #define FD_EHCI         (1 << 15)
 267 #define FD_LPCB         (1 << 14)
 268
 269 /* UHCI must be disabled from 4 downwards.
 270  * If UHCI controllers get disabled, EHCI
 271  * must know about it, too! */
 272 #define FD_UHCI4        (1 << 11)
 273 #define FD_UHCI34       (1 << 10) | FD_UHCI4
 274 #define FD_UHCI234      (1 <<  9) | FD_UHCI3
 275 #define FD_UHCI1234     (1 <<  8) | FD_UHCI2
 276
 277 #define FD_INTLAN       (1 <<  7)
 278 #define FD_ACMOD        (1 <<  6)
 279 #define FD_ACAUD        (1 <<  5)
 280 #define FD_HDAUD        (1 <<  4)
 281 #define FD_SMBUS        (1 <<  3)
 282 #define FD_SATA         (1 <<  2)
 283 #define FD_PATA         (1 <<  1)
 284
 285 /* ICH7 GPIOBASE */
 286 #define GPIO_USE_SEL    0x00
 287 #define GP_IO_SEL       0x04
 288 #define GP_LVL          0x0c
 289 #define GPO_BLINK       0x18
 290 #define GPI_INV         0x2c
 291 #define GPIO_USE_SEL2   0x30
 292 #define GP_IO_SEL2      0x34
 293 #define GP_LVL2         0x38
 294
 295 /* ICH7 PMBASE */
 296 #define PM1_STS         0x00
 297 #define   WAK_STS       (1 << 15)
 298 #define   PCIEXPWAK_STS (1 << 14)
 299 #define   PRBTNOR_STS   (1 << 11)
 300 #define   RTC_STS       (1 << 10)
 301 #define   PWRBTN_STS    (1 << 8)
 302 #define   GBL_STS       (1 << 5)
 303 #define   BM_STS        (1 << 4)
 304 #define   TMROF_STS     (1 << 0)
 305 #define PM1_EN          0x02
 306 #define   PCIEXPWAK_DIS (1 << 14)
 307 #define   RTC_EN        (1 << 10)
 308 #define   PWRBTN_EN     (1 << 8)
 309 #define   GBL_EN        (1 << 5)
 310 #define   TMROF_EN      (1 << 0)
 311 #define PM1_CNT         0x04
 312 #define   SLP_EN        (1 << 13)
 313 #define   SLP_TYP       (7 << 10)
 314 #define   GBL_RLS       (1 << 2)
 315 #define   BM_RLD        (1 << 1)
 316 #define   SCI_EN        (1 << 0)
 317 #define PM1_TMR         0x08
 318 #define PROC_CNT        0x10
 319 #define LV2             0x14
 320 #define LV3             0x15
 321 #define LV4             0x16
 322 #define PM2_CNT         0x20 // mobile only
 323 #define GPE0_STS        0x28
 324 #define   USB4_STS      (1 << 14)
 325 #define   PME_B0_STS    (1 << 13)
 326 #define   USB3_STS      (1 << 12)
 327 #define   PME_STS       (1 << 11)
 328 #define   BATLOW_STS    (1 << 10)
 329 #define   PCI_EXP_STS   (1 << 9)
 330 #define   RI_STS        (1 << 8)
 331 #define   SMB_WAK_STS   (1 << 7)
 332 #define   TCOSCI_STS    (1 << 6)
 333 #define   AC97_STS      (1 << 5)
 334 #define   USB2_STS      (1 << 4)
 335 #define   USB1_STS      (1 << 3)
 336 #define   SWGPE_STS     (1 << 2)
 337 #define   HOT_PLUG_STS  (1 << 1)
 338 #define   THRM_STS      (1 << 0)
 339 #define GPE0_EN         0x2c
 340 #define   PME_B0_EN     (1 << 13)
 341 #define   PME_EN        (1 << 11)
 342 #define SMI_EN          0x30
 343 #define   EL_SMI_EN      (1 << 25) // Intel Quick Resume Technology
 344 #define   INTEL_USB2_EN  (1 << 18) // Intel-Specific USB2 SMI logic
 345 #define   LEGACY_USB2_EN (1 << 17) // Legacy USB2 SMI logic
 346 #define   PERIODIC_EN    (1 << 14) // SMI on PERIODIC_STS in SMI_STS
 347 #define   TCO_EN         (1 << 13) // Enable TCO Logic (BIOSWE et al)
 348 #define   MCSMI_EN       (1 << 11) // Trap microcontroller range access
 349 #define   BIOS_RLS       (1 <<  7) // asserts SCI on bit set
 350 #define   SWSMI_TMR_EN   (1 <<  6) // start software smi timer on bit set
 351 #define   APMC_EN        (1 <<  5) // Writes to APM_CNT cause SMI#
 352 #define   SLP_SMI_EN     (1 <<  4) // Write to SLP_EN in PM1_CNT asserts SMI#
 353 #define   LEGACY_USB_EN  (1 <<  3) // Legacy USB circuit SMI logic
 354 #define   BIOS_EN        (1 <<  2) // Assert SMI# on setting GBL_RLS bit
 355 #define   EOS            (1 <<  1) // End of SMI (deassert SMI#)
 356 #define   GBL_SMI_EN     (1 <<  0) // SMI# generation at all?
 357 #define SMI_STS         0x34
 358 #define ALT_GP_SMI_EN   0x38
 359 #define ALT_GP_SMI_STS  0x3a
 360 #define GPE_CNTL        0x42
 361 #define DEVACT_STS      0x44
 362 #define SS_CNT          0x50
 363 #define C3_RES          0x54
 364
 365 #endif /* __ACPI__ */
 366 #endif                          /* SOUTHBRIDGE_INTEL_I82801GX_I82801GX_H */