src/southbridge/intel/i82801gx/acpi/ich7.asl

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 /* Intel 82801Gx support */
  23
  24 Scope(\)
  25 {
  26         // IO-Trap at 0x800. This is the ACPI->SMI communication interface.
  27
  28         OperationRegion(IO_T, SystemIO, 0x800, 0x10)
  29         Field(IO_T, ByteAcc, NoLock, Preserve)
  30         {
  31                 Offset(0x8),
  32                 TRP0, 8         // IO-Trap at 0x808
  33         }
  34
  35         // ICH7 Power Management Registers, located at PMBASE (0x1f.0 0x40.l)
  36         OperationRegion(PMIO, SystemIO, DEFAULT_PMBASE, 0x80)
  37         Field(PMIO, ByteAcc, NoLock, Preserve)
  38         {
  39                 Offset(0x42),   // General Purpose Control
  40                 , 1,            // skip 1 bit
  41                 GPEC, 1,        // TCO status
  42                 , 9,            // skip 9 more bits
  43                 SCIS, 1,        // TCO DMI status
  44                 , 6             // To the end of the word
  45         }
  46
  47         // ICH7 GPIO IO mapped registers (0x1f.0 reg 0x48.l)
  48         OperationRegion(GPIO, SystemIO, DEFAULT_GPIOBASE, 0x3c)
  49         Field(GPIO, ByteAcc, NoLock, Preserve)
  50         {
  51                 Offset(0x00),   // GPIO Use Select
  52                 GU00, 8,
  53                 GU01, 8,
  54                 GU02, 8,
  55                 GU03, 8,
  56                 Offset(0x04),   // GPIO IO Select
  57                 GIO0, 8,
  58                 GIO1, 8,
  59                 GIO2, 8,
  60                 GIO3, 8,
  61                 Offset(0x0c),   // GPIO Level
  62                 GP00, 1,
  63                 GP01, 1,
  64                 GP02, 1,
  65                 GP03, 1,
  66                 GP04, 1,
  67                 GP05, 1,
  68                 GP06, 1,        // GDET
  69                 GP07, 1,
  70                 GP08, 1,
  71                 GP09, 1,        // HPMU
  72                 GP10, 1,        // GPSE
  73                 GP11, 1,
  74                 GP12, 1,        // WLED
  75                 GP13, 1,        // BLED
  76                 GP14, 1,        // GLED
  77                 GP15, 1,        // GDIS
  78                 GP16, 1,
  79                 GP17, 1,
  80                 GP18, 1,        // SPCI
  81                 GP19, 1,        // TSDT
  82                 GP20, 1,        // SCPU
  83                 GP21, 1,
  84                 GP22, 1,
  85                 GP23, 1,        // LANP
  86                 GP24, 1,        // DKLR
  87                 GP25, 1,        // WLAN
  88                 GP26, 1,        // SATA_PWR_EN #0 / SPOF
  89                 GP27, 1,        // SATA_PWR_EN #1 / SPMU
  90                 GP28, 1,
  91                 GP29, 1,
  92                 GP30, 1,
  93                 GP31, 1,
  94                 Offset(0x18),   // GPIO Blink
  95                 GB00, 8,
  96                 GB01, 8,
  97                 GB02, 8,
  98                 GB03, 8,
  99                 Offset(0x2c),   // GPIO Invert
 100                 GIV0, 8,
 101                 GIV1, 8,
 102                 GIV2, 8,
 103                 GIV3, 8,
 104                 Offset(0x30),   // GPIO Use Select 2
 105                 GU04, 8,
 106                 GU05, 8,
 107                 GU06, 8,
 108                 GU07, 8,
 109                 Offset(0x34),   // GPIO IO Select 2
 110                 GIO4, 8,
 111                 GIO5, 8,
 112                 GIO6, 8,
 113                 GIO7, 8,
 114                 Offset(0x38),   // GPIO Level 2
 115                 GP32, 1,
 116                 GP33, 1,        // CREN
 117                 GP34, 1,        // CRRS
 118                 GP35, 1,
 119                 GP36, 1,        // STAD
 120                 GP37, 1,        // PATA_PWR_EN / HDDE
 121                 GP38, 1,        // Battery / Power (?) / MB00
 122                 GP39, 1,        // ?? / MB01
 123                 GL05, 8,
 124                 GL06, 8,
 125                 GL07, 8
 126         }
 127
 128
 129         // ICH7 Root Complex Register Block. Memory Mapped through RCBA)
 130         OperationRegion(RCRB, SystemMemory, DEFAULT_RCBA, 0x4000)
 131         Field(RCRB, DWordAcc, Lock, Preserve)
 132         {
 133                 Offset(0x0000), // Backbone
 134                 Offset(0x1000), // Chipset
 135                 Offset(0x3000), // Legacy Configuration Registers
 136                 Offset(0x3404), // High Performance Timer Configuration
 137                 HPAS, 2,        // Address Select
 138                 , 5,
 139                 HPTE, 1,        // Address Enable
 140                 Offset(0x3418), // FD (Function Disable)
 141                 , 1,            // Reserved
 142                 PATD, 1,        // PATA disable
 143                 SATD, 1,        // SATA disable
 144                 SMBD, 1,        // SMBUS disable
 145                 HDAD, 1,        // Azalia disable
 146                 A97D, 1,        // AC'97 disable
 147                 M97D, 1,        // AC'97 disable
 148                 ILND, 1,        // Internal LAN disable
 149                 US1D, 1,        // UHCI #1 disable
 150                 US2D, 1,        // UHCI #2 disable
 151                 US3D, 1,        // UHCI #3 disable
 152                 US4D, 1,        // UHCI #4 disable
 153                 , 2,            // Reserved
 154                 LPBD, 1,        // LPC bridge disable
 155                 EHCD, 1,        // EHCI disable
 156                 Offset(0x341a), // FD Root Ports
 157                 RP1D, 1,        // Root Port 1 disable
 158                 RP2D, 1,        // Root Port 2 disable
 159                 RP3D, 1,        // Root Port 3 disable
 160                 RP4D, 1,        // Root Port 4 disable
 161                 RP5D, 1,        // Root Port 5 disable
 162                 RP6D, 1         // Root Port 6 disable
 163         }
 164
 165 }
 166
 167 // 0:1b.0 High Definition Audio (Azalia)
 168 #include "audio.asl"
 169
 170 // PCI Express Ports
 171 #include "pcie.asl"
 172
 173 // USB
 174 #include "usb.asl"
 175
 176 // PCI Bridge
 177 #include "pci.asl"
 178
 179 // AC97 Audio and Modem
 180 #include "ac97.asl"
 181
 182 // LPC Bridge
 183 #include "lpc.asl"
 184
 185 // PATA
 186 #include "pata.asl"
 187
 188 // SATA
 189 #include "sata.asl"
 190
 191 // SMBus
 192 #include "smbus.asl"
 193
 194