src/southbridge/intel/i82801dx/smihandler.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 #include <types.h>
  23 #include <arch/io.h>
  24 #include <arch/romcc_io.h>
  25 #include <console/console.h>
  26 #include <cpu/x86/cache.h>
  27 #include <cpu/x86/smm.h>
  28 #include <device/pci_def.h>
  29 #include "i82801dx.h"
  30
  31 #define DEBUG_SMI
  32
  33 #define APM_CNT         0xb2
  34 #define   CST_CONTROL   0x85
  35 #define   PST_CONTROL   0x80
  36 #define   ACPI_DISABLE  0x1e
  37 #define   ACPI_ENABLE   0xe1
  38 #define   GNVS_UPDATE   0xea
  39 #define   MBI_UPDATE    0xeb
  40 #define APM_STS         0xb3
  41
  42 /* I830M */
  43 #define SMRAM           0x90
  44 #define   D_OPEN        (1 << 6)
  45 #define   D_CLS         (1 << 5)
  46 #define   D_LCK         (1 << 4)
  47 #define   G_SMRANE      (1 << 3)
  48 #define   C_BASE_SEG    ((0 << 2) | (1 << 1) | (0 << 0))
  49
  50 #include "nvs.h"
  51
  52 /* While we read PMBASE dynamically in case it changed, let's
  53  * initialize it with a sane value
  54  */
  55 u16 pmbase = PMBASE_ADDR;
  56 u8 smm_initialized = 0;
  57
  58 unsigned char *mbi = NULL;
  59 u32 mbi_len;
  60 u8 mbi_initialized = 0;
  61
  62 /* GNVS needs to be updated by an 0xEA PM Trap (B2) after it has been located
  63  * by coreboot.
  64  */
  65 global_nvs_t *gnvs = (global_nvs_t *)0x0;
  66 void *tcg = (void *)0x0;
  67 void *smi1 = (void *)0x0;
  68
  69 /**
  70  * @brief read and clear PM1_STS
  71  * @return PM1_STS register
  72  */
  73 static u16 reset_pm1_status(void)
  74 {
  75         u16 reg16;
  76
  77         reg16 = inw(pmbase + PM1_STS);
  78         /* set status bits are cleared by writing 1 to them */
  79         outw(reg16, pmbase + PM1_STS);
  80
  81         return reg16;
  82 }
  83
  84 static void dump_pm1_status(u16 pm1_sts)
  85 {
  86         printk(BIOS_SPEW, "PM1_STS: ");
  87         if (pm1_sts & (1 << 15)) printk(BIOS_SPEW, "WAK ");
  88         if (pm1_sts & (1 << 14)) printk(BIOS_SPEW, "PCIEXPWAK ");
  89         if (pm1_sts & (1 << 11)) printk(BIOS_SPEW, "PRBTNOR ");
  90         if (pm1_sts & (1 << 10)) printk(BIOS_SPEW, "RTC ");
  91         if (pm1_sts & (1 <<  8)) printk(BIOS_SPEW, "PWRBTN ");
  92         if (pm1_sts & (1 <<  5)) printk(BIOS_SPEW, "GBL ");
  93         if (pm1_sts & (1 <<  4)) printk(BIOS_SPEW, "BM ");
  94         if (pm1_sts & (1 <<  0)) printk(BIOS_SPEW, "TMROF ");
  95         printk(BIOS_SPEW, "\n");
  96         int reg16 = inw(pmbase + PM1_EN);
  97         printk(BIOS_SPEW, "PM1_EN: %x\n", reg16);
  98 }
  99
 100 /**
 101  * @brief read and clear SMI_STS
 102  * @return SMI_STS register
 103  */
 104 static u32 reset_smi_status(void)
 105 {
 106         u32 reg32;
 107
 108         reg32 = inl(pmbase + SMI_STS);
 109         /* set status bits are cleared by writing 1 to them */
 110         outl(reg32, pmbase + SMI_STS);
 111
 112         return reg32;
 113 }
 114
 115 static void dump_smi_status(u32 smi_sts)
 116 {
 117         printk(BIOS_DEBUG, "SMI_STS: ");
 118         if (smi_sts & (1 << 26)) printk(BIOS_DEBUG, "SPI ");
 119         if (smi_sts & (1 << 25)) printk(BIOS_DEBUG, "EL_SMI ");
 120         if (smi_sts & (1 << 21)) printk(BIOS_DEBUG, "MONITOR ");
 121         if (smi_sts & (1 << 20)) printk(BIOS_DEBUG, "PCI_EXP_SMI ");
 122         if (smi_sts & (1 << 18)) printk(BIOS_DEBUG, "INTEL_USB2 ");
 123         if (smi_sts & (1 << 17)) printk(BIOS_DEBUG, "LEGACY_USB2 ");
 124         if (smi_sts & (1 << 16)) printk(BIOS_DEBUG, "SMBUS_SMI ");
 125         if (smi_sts & (1 << 15)) printk(BIOS_DEBUG, "SERIRQ_SMI ");
 126         if (smi_sts & (1 << 14)) printk(BIOS_DEBUG, "PERIODIC ");
 127         if (smi_sts & (1 << 13)) printk(BIOS_DEBUG, "TCO ");
 128         if (smi_sts & (1 << 12)) printk(BIOS_DEBUG, "DEVMON ");
 129         if (smi_sts & (1 << 11)) printk(BIOS_DEBUG, "MCSMI ");
 130         if (smi_sts & (1 << 10)) printk(BIOS_DEBUG, "GPI ");
 131         if (smi_sts & (1 <<  9)) printk(BIOS_DEBUG, "GPE0 ");
 132         if (smi_sts & (1 <<  8)) printk(BIOS_DEBUG, "PM1 ");
 133         if (smi_sts & (1 <<  6)) printk(BIOS_DEBUG, "SWSMI_TMR ");
 134         if (smi_sts & (1 <<  5)) printk(BIOS_DEBUG, "APM ");
 135         if (smi_sts & (1 <<  4)) printk(BIOS_DEBUG, "SLP_SMI ");
 136         if (smi_sts & (1 <<  3)) printk(BIOS_DEBUG, "LEGACY_USB ");
 137         if (smi_sts & (1 <<  2)) printk(BIOS_DEBUG, "BIOS ");
 138         printk(BIOS_DEBUG, "\n");
 139 }
 140
 141
 142 /**
 143  * @brief read and clear GPE0_STS
 144  * @return GPE0_STS register
 145  */
 146 static u32 reset_gpe0_status(void)
 147 {
 148         u32 reg32;
 149
 150         reg32 = inl(pmbase + GPE0_STS);
 151         /* set status bits are cleared by writing 1 to them */
 152         outl(reg32, pmbase + GPE0_STS);
 153
 154         return reg32;
 155 }
 156
 157 static void dump_gpe0_status(u32 gpe0_sts)
 158 {
 159         int i;
 160         printk(BIOS_DEBUG, "GPE0_STS: ");
 161         for (i=31; i<= 16; i--) {
 162                 if (gpe0_sts & (1 << i)) printk(BIOS_DEBUG, "GPIO%d ", (i-16));
 163         }
 164         if (gpe0_sts & (1 << 14)) printk(BIOS_DEBUG, "USB4 ");
 165         if (gpe0_sts & (1 << 13)) printk(BIOS_DEBUG, "PME_B0 ");
 166         if (gpe0_sts & (1 << 12)) printk(BIOS_DEBUG, "USB3 ");
 167         if (gpe0_sts & (1 << 11)) printk(BIOS_DEBUG, "PME ");
 168         if (gpe0_sts & (1 << 10)) printk(BIOS_DEBUG, "EL_SCI/BATLOW ");
 169         if (gpe0_sts & (1 <<  9)) printk(BIOS_DEBUG, "PCI_EXP ");
 170         if (gpe0_sts & (1 <<  8)) printk(BIOS_DEBUG, "RI ");
 171         if (gpe0_sts & (1 <<  7)) printk(BIOS_DEBUG, "SMB_WAK ");
 172         if (gpe0_sts & (1 <<  6)) printk(BIOS_DEBUG, "TCO_SCI ");
 173         if (gpe0_sts & (1 <<  5)) printk(BIOS_DEBUG, "AC97 ");
 174         if (gpe0_sts & (1 <<  4)) printk(BIOS_DEBUG, "USB2 ");
 175         if (gpe0_sts & (1 <<  3)) printk(BIOS_DEBUG, "USB1 ");
 176         if (gpe0_sts & (1 <<  2)) printk(BIOS_DEBUG, "HOT_PLUG ");
 177         if (gpe0_sts & (1 <<  0)) printk(BIOS_DEBUG, "THRM ");
 178         printk(BIOS_DEBUG, "\n");
 179 }
 180
 181
 182 /**
 183  * @brief read and clear TCOx_STS
 184  * @return TCOx_STS registers
 185  */
 186 static u32 reset_tco_status(void)
 187 {
 188         u32 tcobase = pmbase + 0x60;
 189         u32 reg32;
 190
 191         reg32 = inl(tcobase + 0x04);
 192         /* set status bits are cleared by writing 1 to them */
 193         outl(reg32 & ~(1<<18), tcobase + 0x04); //  Don't clear BOOT_STS before SECOND_TO_STS
 194         if (reg32 & (1 << 18))
 195                 outl(reg32 & (1<<18), tcobase + 0x04); // clear BOOT_STS
 196
 197         return reg32;
 198 }
 199
 200
 201 static void dump_tco_status(u32 tco_sts)
 202 {
 203         printk(BIOS_DEBUG, "TCO_STS: ");
 204         if (tco_sts & (1 << 20)) printk(BIOS_DEBUG, "SMLINK_SLV ");
 205         if (tco_sts & (1 << 18)) printk(BIOS_DEBUG, "BOOT ");
 206         if (tco_sts & (1 << 17)) printk(BIOS_DEBUG, "SECOND_TO ");
 207         if (tco_sts & (1 << 16)) printk(BIOS_DEBUG, "INTRD_DET ");
 208         if (tco_sts & (1 << 12)) printk(BIOS_DEBUG, "DMISERR ");
 209         if (tco_sts & (1 << 10)) printk(BIOS_DEBUG, "DMISMI ");
 210         if (tco_sts & (1 <<  9)) printk(BIOS_DEBUG, "DMISCI ");
 211         if (tco_sts & (1 <<  8)) printk(BIOS_DEBUG, "BIOSWR ");
 212         if (tco_sts & (1 <<  7)) printk(BIOS_DEBUG, "NEWCENTURY ");
 213         if (tco_sts & (1 <<  3)) printk(BIOS_DEBUG, "TIMEOUT ");
 214         if (tco_sts & (1 <<  2)) printk(BIOS_DEBUG, "TCO_INT ");
 215         if (tco_sts & (1 <<  1)) printk(BIOS_DEBUG, "SW_TCO ");
 216         if (tco_sts & (1 <<  0)) printk(BIOS_DEBUG, "NMI2SMI ");
 217         printk(BIOS_DEBUG, "\n");
 218 }
 219
 220 /* We are using PCIe accesses for now
 221  *  1. the chipset can do it
 222  *  2. we don't need to worry about how we leave 0xcf8/0xcfc behind
 223  */
 224 // #include "../../../northbridge/intel/i945/pcie_config.c"
 225
 226 int southbridge_io_trap_handler(int smif)
 227 {
 228         switch (smif) {
 229         case 0x32:
 230                 printk(BIOS_DEBUG, "OS Init\n");
 231                 /* gnvs->smif:
 232                  *  On success, the IO Trap Handler returns 0
 233                  *  On failure, the IO Trap Handler returns a value != 0
 234                  */
 235                 gnvs->smif = 0;
 236                 return 1; /* IO trap handled */
 237         }
 238
 239         /* Not handled */
 240         return 0;
 241 }
 242
 243 /**
 244  * @brief Set the EOS bit
 245  */
 246 void southbridge_smi_set_eos(void)
 247 {
 248         u8 reg8;
 249
 250         reg8 = inb(pmbase + SMI_EN);
 251         reg8 |= EOS;
 252         outb(reg8, pmbase + SMI_EN);
 253 }
 254
 255 static void busmaster_disable_on_bus(int bus)
 256 {
 257         int slot, func;
 258         unsigned int val;
 259         unsigned char hdr;
 260
 261         for (slot = 0; slot < 0x20; slot++) {
 262                 for (func = 0; func < 8; func++) {
 263                         u32 reg32;
 264                         device_t dev = PCI_DEV(bus, slot, func);
 265
 266                         val = pci_read_config32(dev, PCI_VENDOR_ID);
 267
 268                         if (val == 0xffffffff || val == 0x00000000 ||
 269                             val == 0x0000ffff || val == 0xffff0000)
 270                                 continue;
 271
 272                         /* Disable Bus Mastering for this one device */
 273                         reg32 = pci_read_config32(dev, PCI_COMMAND);
 274                         reg32 &= ~PCI_COMMAND_MASTER;
 275                         pci_write_config32(dev, PCI_COMMAND, reg32);
 276
 277                         /* If this is a bridge, then follow it. */
 278                         hdr = pci_read_config8(dev, PCI_HEADER_TYPE);
 279                         hdr &= 0x7f;
 280                         if (hdr == PCI_HEADER_TYPE_BRIDGE ||
 281                             hdr == PCI_HEADER_TYPE_CARDBUS) {
 282                                 unsigned int buses;
 283                                 buses = pci_read_config32(dev, PCI_PRIMARY_BUS);
 284                                 busmaster_disable_on_bus((buses >> 8) & 0xff);
 285                         }
 286                 }
 287         }
 288 }
 289
 290
 291 static void southbridge_smi_sleep(unsigned int node, smm_state_save_area_t *state_save)
 292 {
 293         u8 reg8;
 294         u32 reg32;
 295         u8 slp_typ;
 296         /* FIXME: the power state on boot should be read from
 297          * CMOS or even better from GNVS. Right now it's hard
 298          * coded at compile time.
 299          */
 300         u8 s5pwr = CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL;
 301
 302         /* First, disable further SMIs */
 303         reg8 = inb(pmbase + SMI_EN);
 304         reg8 &= ~SLP_SMI_EN;
 305         outb(reg8, pmbase + SMI_EN);
 306
 307         /* Figure out SLP_TYP */
 308         reg32 = inl(pmbase + PM1_CNT);
 309         printk(BIOS_SPEW, "SMI#: SLP = 0x%08x\n", reg32);
 310         slp_typ = (reg32 >> 10) & 7;
 311
 312         /* Next, do the deed.
 313          */
 314
 315         switch (slp_typ) {
 316         case 0: printk(BIOS_DEBUG, "SMI#: Entering S0 (On)\n"); break;
 317         case 1: printk(BIOS_DEBUG, "SMI#: Entering S1 (Assert STPCLK#)\n"); break;
 318         case 5:
 319                 printk(BIOS_DEBUG, "SMI#: Entering S3 (Suspend-To-RAM)\n");
 320                 /* Invalidate the cache before going to S3 */
 321                 wbinvd();
 322                 break;
 323         case 6: printk(BIOS_DEBUG, "SMI#: Entering S4 (Suspend-To-Disk)\n"); break;
 324         case 7:
 325                 printk(BIOS_DEBUG, "SMI#: Entering S5 (Soft Power off)\n");
 326
 327                 outl(0, pmbase + GPE0_EN);
 328
 329                 /* Should we keep the power state after a power loss?
 330                  * In case the setting is "ON" or "OFF" we don't have
 331                  * to do anything. But if it's "KEEP" we have to switch
 332                  * to "OFF" before entering S5.
 333                  */
 334                 if (s5pwr == MAINBOARD_POWER_KEEP) {
 335                         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), GEN_PMCON_3);
 336                         reg8 |= 1;
 337                         pci_write_config8(PCI_DEV(0, 0x1f, 0), GEN_PMCON_3, reg8);
 338                 }
 339
 340                 /* also iterates over all bridges on bus 0 */
 341                 busmaster_disable_on_bus(0);
 342                 break;
 343         default: printk(BIOS_DEBUG, "SMI#: ERROR: SLP_TYP reserved\n"); break;
 344         }
 345
 346         /* Write back to the SLP register to cause the originally intended
 347          * event again. We need to set BIT13 (SLP_EN) though to make the
 348          * sleep happen.
 349          */
 350         outl(reg32 | SLP_EN, pmbase + PM1_CNT);
 351
 352         /* In most sleep states, the code flow of this function ends at
 353          * the line above. However, if we entered sleep state S1 and wake
 354          * up again, we will continue to execute code in this function.
 355          */
 356         reg32 = inl(pmbase + PM1_CNT);
 357         if (reg32 & SCI_EN) {
 358                 /* The OS is not an ACPI OS, so we set the state to S0 */
 359                 reg32 &= ~(SLP_EN | SLP_TYP);
 360                 outl(reg32, pmbase + PM1_CNT);
 361         }
 362 }
 363
 364 static void southbridge_smi_apmc(unsigned int node, smm_state_save_area_t *state_save)
 365 {
 366         u32 pmctrl;
 367         u8 reg8;
 368
 369         /* Emulate B2 register as the FADT / Linux expects it */
 370
 371         reg8 = inb(APM_CNT);
 372         switch (reg8) {
 373         case CST_CONTROL:
 374                 /* Calling this function seems to cause
 375                  * some kind of race condition in Linux
 376                  * and causes a kernel oops
 377                  */
 378                 printk(BIOS_DEBUG, "C-state control\n");
 379                 break;
 380         case PST_CONTROL:
 381                 /* Calling this function seems to cause
 382                  * some kind of race condition in Linux
 383                  * and causes a kernel oops
 384                  */
 385                 printk(BIOS_DEBUG, "P-state control\n");
 386                 break;
 387         case ACPI_DISABLE:
 388                 pmctrl = inl(pmbase + PM1_CNT);
 389                 pmctrl &= ~SCI_EN;
 390                 outl(pmctrl, pmbase + PM1_CNT);
 391                 printk(BIOS_DEBUG, "SMI#: ACPI disabled.\n");
 392                 break;
 393         case ACPI_ENABLE:
 394                 pmctrl = inl(pmbase + PM1_CNT);
 395                 pmctrl |= SCI_EN;
 396                 outl(pmctrl, pmbase + PM1_CNT);
 397                 printk(BIOS_DEBUG, "SMI#: ACPI enabled.\n");
 398                 break;
 399         case GNVS_UPDATE:
 400                 if (smm_initialized) {
 401                         printk(BIOS_DEBUG, "SMI#: SMM structures already initialized!\n");
 402                         return;
 403                 }
 404                 gnvs = *(global_nvs_t **)0x500;
 405                 tcg  = *(void **)0x504;
 406                 smi1 = *(void **)0x508;
 407                 smm_initialized = 1;
 408                 printk(BIOS_DEBUG, "SMI#: Setting up structures to %p, %p, %p\n", gnvs, tcg, smi1);
 409                 break;
 410         case MBI_UPDATE: // FIXME
 411                 if (mbi_initialized) {
 412                         printk(BIOS_DEBUG, "SMI#: mbi already registered!\n");
 413                         return;
 414                 }
 415                 mbi = *(void **)0x500;
 416                 mbi_len = *(u32 *)0x504;
 417                 mbi_initialized = 1;
 418                 printk(BIOS_DEBUG, "SMI#: Registered MBI at %p (%d bytes)\n", mbi, mbi_len);
 419                 break;
 420
 421         default:
 422                 printk(BIOS_DEBUG, "SMI#: Unknown function APM_CNT=%02x\n", reg8);
 423         }
 424 }
 425
 426 static void southbridge_smi_pm1(unsigned int node, smm_state_save_area_t *state_save)
 427 {
 428         u16 pm1_sts;
 429
 430         pm1_sts = reset_pm1_status();
 431         dump_pm1_status(pm1_sts);
 432
 433         /* While OSPM is not active, poweroff immediately
 434          * on a power button event.
 435          */
 436         if (pm1_sts & PWRBTN_STS) {
 437                 // power button pressed
 438                 u32 reg32;
 439                 reg32 = (7 << 10) | (1 << 13);
 440                 outl(reg32, pmbase + PM1_CNT);
 441         }
 442 }
 443
 444 static void southbridge_smi_gpe0(unsigned int node, smm_state_save_area_t *state_save)
 445 {
 446         u32 gpe0_sts;
 447
 448         gpe0_sts = reset_gpe0_status();
 449         dump_gpe0_status(gpe0_sts);
 450 }
 451
 452 static void southbridge_smi_gpi(unsigned int node, smm_state_save_area_t *state_save)
 453 {
 454         u16 reg16;
 455         reg16 = inw(pmbase + ALT_GP_SMI_STS);
 456         outl(reg16, pmbase + ALT_GP_SMI_STS);
 457
 458         reg16 &= inw(pmbase + ALT_GP_SMI_EN);
 459
 460         if (mainboard_smi_gpi) {
 461                 mainboard_smi_gpi(reg16);
 462         } else {
 463                 if (reg16)
 464                         printk(BIOS_DEBUG, "GPI (mask %04x)\n",reg16);
 465         }
 466 }
 467
 468 static void southbridge_smi_mc(unsigned int node, smm_state_save_area_t *state_save)
 469 {
 470         u32 reg32;
 471
 472         reg32 = inl(pmbase + SMI_EN);
 473
 474         /* Are periodic SMIs enabled? */
 475         if ((reg32 & MCSMI_EN) == 0)
 476                 return;
 477
 478         printk(BIOS_DEBUG, "Microcontroller SMI.\n");
 479 }
 480
 481
 482
 483 static void southbridge_smi_tco(unsigned int node, smm_state_save_area_t *state_save)
 484 {
 485         u32 tco_sts;
 486
 487         tco_sts = reset_tco_status();
 488
 489         /* Any TCO event? */
 490         if (!tco_sts)
 491                 return;
 492
 493         if (tco_sts & (1 << 8)) { // BIOSWR
 494                 u8 bios_cntl;
 495
 496                 bios_cntl = pci_read_config16(PCI_DEV(0, 0x1f, 0), 0xdc);
 497
 498                 if (bios_cntl & 1) {
 499                         /* BWE is RW, so the SMI was caused by a
 500                          * write to BWE, not by a write to the BIOS
 501                          */
 502
 503                         /* This is the place where we notice someone
 504                          * is trying to tinker with the BIOS. We are
 505                          * trying to be nice and just ignore it. A more
 506                          * resolute answer would be to power down the
 507                          * box.
 508                          */
 509                         printk(BIOS_DEBUG, "Switching back to RO\n");
 510                         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0xdc, (bios_cntl & ~1));
 511                 } /* No else for now? */
 512         } else if (tco_sts & (1 << 3)) { /* TIMEOUT */
 513                 /* Handle TCO timeout */
 514                 printk(BIOS_DEBUG, "TCO Timeout.\n");
 515         } else if (!tco_sts) {
 516                 dump_tco_status(tco_sts);
 517         }
 518 }
 519
 520 static void southbridge_smi_periodic(unsigned int node, smm_state_save_area_t *state_save)
 521 {
 522         u32 reg32;
 523
 524         reg32 = inl(pmbase + SMI_EN);
 525
 526         /* Are periodic SMIs enabled? */
 527         if ((reg32 & PERIODIC_EN) == 0)
 528                 return;
 529
 530         printk(BIOS_DEBUG, "Periodic SMI.\n");
 531 }
 532
 533 static void southbridge_smi_monitor(unsigned int node, smm_state_save_area_t *state_save)
 534 {
 535 #define IOTRAP(x) (trap_sts & (1 << x))
 536 #if 0
 537         u32 trap_sts, trap_cycle;
 538         u32 data, mask = 0;
 539         int i;
 540
 541         trap_sts = RCBA32(0x1e00); // TRSR - Trap Status Register
 542         RCBA32(0x1e00) = trap_sts; // Clear trap(s) in TRSR
 543
 544         trap_cycle = RCBA32(0x1e10);
 545         for (i=16; i<20; i++) {
 546                 if (trap_cycle & (1 << i))
 547                         mask |= (0xff << ((i - 16) << 2));
 548         }
 549
 550
 551         /* IOTRAP(3) SMI function call */
 552         if (IOTRAP(3)) {
 553                 if (gnvs && gnvs->smif)
 554                         io_trap_handler(gnvs->smif); // call function smif
 555                 return;
 556         }
 557
 558         /* IOTRAP(2) currently unused
 559          * IOTRAP(1) currently unused */
 560
 561         /* IOTRAP(0) SMIC */
 562         if (IOTRAP(0)) {
 563                 if (!(trap_cycle & (1 << 24))) { // It's a write
 564                         printk(BIOS_DEBUG, "SMI1 command\n");
 565                         data = RCBA32(0x1e18);
 566                         data &= mask;
 567                         // if (smi1)
 568                         //      southbridge_smi_command(data);
 569                         // return;
 570                 }
 571                 // Fall through to debug
 572         }
 573
 574         printk(BIOS_DEBUG, "  trapped io address = 0x%x\n", trap_cycle & 0xfffc);
 575         for (i=0; i < 4; i++) if(IOTRAP(i)) printk(BIOS_DEBUG, "  TRAP = %d\n", i);
 576         printk(BIOS_DEBUG, "  AHBE = %x\n", (trap_cycle >> 16) & 0xf);
 577         printk(BIOS_DEBUG, "  MASK = 0x%08x\n", mask);
 578         printk(BIOS_DEBUG, "  read/write: %s\n", (trap_cycle & (1 << 24)) ? "read" : "write");
 579
 580         if (!(trap_cycle & (1 << 24))) {
 581                 /* Write Cycle */
 582                 data = RCBA32(0x1e18);
 583                 printk(BIOS_DEBUG, "  iotrap written data = 0x%08x\n", data);
 584         }
 585 #endif
 586 #undef IOTRAP
 587 }
 588
 589 typedef void (*smi_handler_t)(unsigned int node,
 590                 smm_state_save_area_t *state_save);
 591
 592 smi_handler_t southbridge_smi[32] = {
 593         NULL,                     //  [0] reserved
 594         NULL,                     //  [1] reserved
 595         NULL,                     //  [2] BIOS_STS
 596         NULL,                     //  [3] LEGACY_USB_STS
 597         southbridge_smi_sleep,    //  [4] SLP_SMI_STS
 598         southbridge_smi_apmc,     //  [5] APM_STS
 599         NULL,                     //  [6] SWSMI_TMR_STS
 600         NULL,                     //  [7] reserved
 601         southbridge_smi_pm1,      //  [8] PM1_STS
 602         southbridge_smi_gpe0,     //  [9] GPE0_STS
 603         southbridge_smi_gpi,      // [10] GPI_STS
 604         southbridge_smi_mc,       // [11] MCSMI_STS
 605         NULL,                     // [12] DEVMON_STS
 606         southbridge_smi_tco,      // [13] TCO_STS
 607         southbridge_smi_periodic, // [14] PERIODIC_STS
 608         NULL,                     // [15] SERIRQ_SMI_STS
 609         NULL,                     // [16] SMBUS_SMI_STS
 610         NULL,                     // [17] LEGACY_USB2_STS
 611         NULL,                     // [18] INTEL_USB2_STS
 612         NULL,                     // [19] reserved
 613         NULL,                     // [20] PCI_EXP_SMI_STS
 614         southbridge_smi_monitor,  // [21] MONITOR_STS
 615         NULL,                     // [22] reserved
 616         NULL,                     // [23] reserved
 617         NULL,                     // [24] reserved
 618         NULL,                     // [25] EL_SMI_STS
 619         NULL,                     // [26] SPI_STS
 620         NULL,                     // [27] reserved
 621         NULL,                     // [28] reserved
 622         NULL,                     // [29] reserved
 623         NULL,                     // [30] reserved
 624         NULL                      // [31] reserved
 625 };
 626
 627 /**
 628  * @brief Interrupt handler for SMI#
 629  *
 630  * @param smm_revision revision of the smm state save map
 631  */
 632
 633 void southbridge_smi_handler(unsigned int node, smm_state_save_area_t *state_save)
 634 {
 635         int i, dump = 0;
 636         u32 smi_sts;
 637
 638         /* Update global variable pmbase */
 639         pmbase = pci_read_config16(PCI_DEV(0, 0x1f, 0), 0x40) & 0xfffc;
 640
 641         /* We need to clear the SMI status registers, or we won't see what's
 642          * happening in the following calls.
 643          */
 644         smi_sts = reset_smi_status();
 645
 646         /* Filter all non-enabled SMI events */
 647         // FIXME Double check, this clears MONITOR
 648         // smi_sts &= inl(pmbase + SMI_EN);
 649
 650         /* Call SMI sub handler for each of the status bits */
 651         for (i = 0; i < 31; i++) {
 652                 if (smi_sts & (1 << i)) {
 653                         if (southbridge_smi[i])
 654                                 southbridge_smi[i](node, state_save);
 655                         else {
 656                                 printk(BIOS_DEBUG, "SMI_STS[%d] occured, but no "
 657                                                 "handler available.\n", i);
 658                                 dump = 1;
 659                         }
 660                 }
 661         }
 662
 663         if(dump) {
 664                 dump_smi_status(smi_sts);
 665         }
 666
 667 }