src/southbridge/intel/i82801ax/i82801ax.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Corey Osgood <corey.osgood@gmail.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #ifndef SOUTHBRIDGE_INTEL_I82801AX_I82801AX_H
  22 #define SOUTHBRIDGE_INTEL_I82801AX_I82801AX_H
  23
  24 #if !defined(__PRE_RAM__)
  25 #include "chip.h"
  26 extern void i82801ax_enable(device_t dev);
  27 #endif
  28
  29 #define SMBUS_IO_BASE           0x0f00
  30 #define PMBASE_ADDR             0x0400
  31 #define HPET_ADDR               0xfed00000
  32
  33 #define PCI_DMA_CFG             0x90
  34 #define SERIRQ_CNTL             0x64
  35 #define GEN_CNTL                0xd0
  36 #define GEN_STA                 0xd4
  37 #define RTC_CONF                0xd8
  38 #define GEN_PMCON_3             0xa4
  39
  40 #define PMBASE                  0x40
  41 #define ACPI_CNTL               0x44
  42 #define ACPI_EN                 (1 << 4)
  43 #define BIOS_CNTL               0x4E
  44 #define GPIO_BASE               0x58 /* GPIO Base Address Register */
  45 #define GPIO_CNTL               0x5C /* GPIO Control Register */
  46 #define GPIO_EN                 (1 << 4)
  47
  48 #define PIRQA_ROUT              0x60
  49 #define PIRQB_ROUT              0x61
  50 #define PIRQC_ROUT              0x62
  51 #define PIRQD_ROUT              0x63
  52
  53 #define FUNC_DIS                0xF2
  54
  55 #define COM_DEC                 0xE0 /* LPC I/F Comm. Port Decode Ranges */
  56 #define LPC_EN                  0xE6 /* LPC IF Enables */
  57
  58 // TODO: FDC_DEC etc.
  59
  60 #define SBUS_NUM                0x19
  61 #define SUB_BUS_NUM             0x1A
  62 #define SMLT                    0x1B
  63 #define IOBASE                  0x1C
  64 #define IOLIM                   0x1D
  65 #define MEMBASE                 0x20
  66 #define MEMLIM                  0x22
  67 #define CNF                     0x50
  68 #define MTT                     0x70
  69 #define PCI_MAST_STS            0x82
  70
  71 #define TCOBASE                 0x60 /* TCO Base Address Register */
  72 #define TCO1_CNT                0x08 /* TCO1 Control Register */
  73
  74 /* GEN_PMCON_3 bits */
  75 #define RTC_BATTERY_DEAD        (1 << 2)
  76 #define RTC_POWER_FAILED        (1 << 1)
  77 #define SLEEP_AFTER_POWER_FAIL  (1 << 0)
  78
  79 /* IDE Timing registers (IDE_TIM) */
  80 #define IDE_TIM_PRI             0x40    /* IDE timings, primary */
  81 #define IDE_TIM_SEC             0x42    /* IDE timings, secondary */
  82
  83 /* IDE_TIM bits */
  84 #define IDE_DECODE_ENABLE       (1 << 15)
  85
  86 /* SMBus */
  87 #define SMB_BASE                0x20
  88 #define HOSTC                   0x40
  89
  90 /* HOSTC bits */
  91 #define I2C_EN                  (1 << 2)
  92 #define SMB_SMI_EN              (1 << 1)
  93 #define HST_EN                  (1 << 0)
  94
  95 /* SMBus I/O registers. */
  96 #define SMBHSTSTAT              0x0
  97 #define SMBHSTCTL               0x2
  98 #define SMBHSTCMD               0x3
  99 #define SMBXMITADD              0x4
 100 #define SMBHSTDAT0              0x5
 101 #define SMBHSTDAT1              0x6
 102 #define SMBBLKDAT               0x7
 103
 104 #define SMBUS_TIMEOUT           (10 * 1000 * 100)
 105
 106 #endif