src/southbridge/intel/i82371eb/i82371eb.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Uwe Hermann <uwe@hermann-uwe.de>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #ifndef SOUTHBRIDGE_INTEL_I82371EB_I82371EB_H
  22 #define SOUTHBRIDGE_INTEL_I82371EB_I82371EB_H
  23
  24 #if !defined(__PRE_RAM__)
  25 #include "chip.h"
  26 void i82371eb_enable(device_t dev);
  27 void i82371eb_hard_reset(void);
  28 #endif
  29
  30 /* If 'cond' is true this macro sets the bit(s) specified by 'bits' in the
  31  * 'reg' variable, otherwise it clears those bits.
  32  *
  33  * Examples:
  34  * reg16 = ONOFF(conf->ide0_enable, reg16, (1 << 5));
  35  * reg16 = ONOFF(conf->ide0_enable, reg16, (FOO | BAR));
  36  */
  37 /* TODO: Move into some global header file? */
  38 #define ONOFF(cond,reg,bits) ((cond) ? ((reg) | (bits)) : ((reg) & ~(bits)))
  39
  40 #define XBCS            0x4e    /* X-Bus chip select register */
  41 #define GENCFG          0xb0    /* General configuration register */
  42 #define RC              0xcf9   /* Reset control register */
  43
  44 /* IDE */
  45 #define IDETIM_PRI      0x40    /* IDE timing register, primary channel */
  46 #define IDETIM_SEC      0x42    /* IDE timing register, secondary channel */
  47 #define UDMACTL         0x48    /* Ultra DMA/33 control register */
  48 #define UDMATIM         0x4a    /* Ultra DMA/33 timing register */
  49
  50 /* SMBus */
  51 #define SMBBA           0x90    /* SMBus base address */
  52 #define SMBHSTCFG       0xd2    /* SMBus host configuration */
  53
  54 /* Power management (ACPI) */
  55 #define PMBA            0x40    /* Power management base address */
  56 #define PMREGMISC       0x80    /* Miscellaneous power management */
  57
  58 /* Bit definitions */
  59 #define EXT_BIOS_ENABLE_1MB     (1 << 9)  /* 1-Meg Extended BIOS Enable */
  60 #define EXT_BIOS_ENABLE         (1 << 7)  /* Extended BIOS Enable */
  61 #define LOWER_BIOS_ENABLE       (1 << 6)  /* Lower BIOS Enable */
  62 #define WRITE_PROTECT_ENABLE    (1 << 2)  /* Write Protect Enable */
  63 #define SRST                    (1 << 1)  /* System Reset */
  64 #define RCPU                    (1 << 2)  /* Reset CPU */
  65 #define SMB_HST_EN              (1 << 0)  /* Host Interface Enable */
  66 #define IDE_DECODE_ENABLE       (1 << 15) /* IDE Decode Enable */
  67 #define DTE0                    (1 << 3)  /* DMA Timing Enable Only, drive 0 */
  68 #define DTE1                    (1 << 7)  /* DMA Timing Enable Only, drive 1 */
  69 #define PSDE0                   (1 << 0)  /* Primary Drive 0 UDMA/33 */
  70 #define PSDE1                   (1 << 1)  /* Primary Drive 1 UDMA/33 */
  71 #define SSDE0                   (1 << 2)  /* Secondary Drive 0 UDMA/33 */
  72 #define SSDE1                   (1 << 3)  /* Secondary Drive 1 UDMA/33 */
  73 #define ISA                     (1 << 0)  /* Select ISA */
  74 #define EIO                     (0 << 0)  /* Select EIO */
  75 #define PMIOSE                  (1 << 0)  /* PM I/O Space Enable */
  76
  77 #endif /* SOUTHBRIDGE_INTEL_I82371EB_I82371EB_H */