src/southbridge/intel/bd82x6x/bootblock.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 Google Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include "pch.h"
  21
  22 static void store_initial_timestamp(void)
  23 {
  24         /* On Cougar Point we have two 32bit scratchpad registers available:
  25          * D0:F0  0xdc (SKPAD)
  26          * D31:F2 0xd0 (SATA SP)
  27          */
  28         tsc_t tsc = rdtsc();
  29         pci_write_config32(PCI_DEV(0, 0x00, 0), 0xdc, tsc.lo);
  30         pci_write_config32(PCI_DEV(0, 0x1f, 2), 0xd0, tsc.hi);
  31 }
  32
  33 /*
  34  * Enable Prefetching and Caching.
  35  */
  36 static void enable_spi_prefetch(void)
  37 {
  38         u8 reg8;
  39         device_t dev;
  40
  41         dev = PCI_DEV(0, 0x1f, 0);
  42
  43         reg8 = pci_read_config8(dev, 0xdc);
  44         reg8 &= ~(3 << 2);
  45         reg8 |= (2 << 2); /* Prefetching and Caching Enabled */
  46         pci_write_config8(dev, 0xdc, reg8);
  47 }
  48
  49 static void enable_port80_on_lpc(void)
  50 {
  51         device_t dev = PCI_DEV(0, 0x1f, 0);
  52
  53         /* Enable port 80 POST on LPC */
  54         pci_write_config32(dev, RCBA, DEFAULT_RCBA | 1);
  55 #if 0
  56         RCBA32(GCS) &= (~0x04);
  57 #else
  58         volatile u32 *gcs = (volatile u32 *)(DEFAULT_RCBA + GCS);
  59         u32 reg32 = *gcs;
  60         reg32 = reg32 & ~0x04;
  61         *gcs = reg32;
  62         post_code(0x01);
  63 #endif
  64 }
  65
  66 static void bootblock_southbridge_init(void)
  67 {
  68 #if CONFIG_COLLECT_TIMESTAMPS
  69         store_initial_timestamp();
  70 #endif
  71         enable_spi_prefetch();
  72         enable_port80_on_lpc();
  73 }