src/southbridge/amd/rs780/rs780_early_setup.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include "rs780_rev.h"
  21
  22 #define NBHTIU_INDEX            0x94 /* Note: It is different with RS690, whose HTIU index is 0xA8 */
  23 #define NBMISC_INDEX            0x60
  24 #define NBMC_INDEX              0xE8
  25
  26 static u32 nb_read_index(device_t dev, u32 index_reg, u32 index)
  27 {
  28         pci_write_config32(dev, index_reg, index);
  29         return pci_read_config32(dev, index_reg + 0x4);
  30 }
  31
  32 static void nb_write_index(device_t dev, u32 index_reg, u32 index, u32 data)
  33 {
  34         pci_write_config32(dev, index_reg, index /* | 0x80 */ );
  35         pci_write_config32(dev, index_reg + 0x4, data);
  36 }
  37
  38 static u32 nbmisc_read_index(device_t nb_dev, u32 index)
  39 {
  40         return nb_read_index((nb_dev), NBMISC_INDEX, (index));
  41 }
  42
  43 static void nbmisc_write_index(device_t nb_dev, u32 index, u32 data)
  44 {
  45         nb_write_index((nb_dev), NBMISC_INDEX, ((index) | 0x80), (data));
  46 }
  47
  48 static u32 htiu_read_index(device_t nb_dev, u32 index)
  49 {
  50         return nb_read_index((nb_dev), NBHTIU_INDEX, (index));
  51 }
  52
  53 static void htiu_write_index(device_t nb_dev, u32 index, u32 data)
  54 {
  55         nb_write_index((nb_dev), NBHTIU_INDEX, ((index) | 0x100), (data));
  56 }
  57
  58 static u32 nbmc_read_index(device_t nb_dev, u32 index)
  59 {
  60         return nb_read_index((nb_dev), NBMC_INDEX, (index));
  61 }
  62
  63 static void nbmc_write_index(device_t nb_dev, u32 index, u32 data)
  64 {
  65         nb_write_index((nb_dev), NBMC_INDEX, ((index) | 1 << 9), (data));
  66 }
  67
  68 static void set_htiu_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
  69                                  u32 val)
  70 {
  71         u32 reg_old, reg;
  72         reg = reg_old = htiu_read_index(nb_dev, reg_pos);
  73         reg &= ~mask;
  74         reg |= val;
  75         if (reg != reg_old) {
  76                 htiu_write_index(nb_dev, reg_pos, reg);
  77         }
  78 }
  79
  80 static void set_nbmisc_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
  81                                    u32 val)
  82 {
  83         u32 reg_old, reg;
  84         reg = reg_old = nbmisc_read_index(nb_dev, reg_pos);
  85         reg &= ~mask;
  86         reg |= val;
  87         if (reg != reg_old) {
  88                 nbmisc_write_index(nb_dev, reg_pos, reg);
  89         }
  90 }
  91
  92 static void set_nbcfg_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
  93                                   u32 val)
  94 {
  95         u32 reg_old, reg;
  96         reg = reg_old = pci_read_config32(nb_dev, reg_pos);
  97         reg &= ~mask;
  98         reg |= val;
  99         if (reg != reg_old) {
 100                 pci_write_config32(nb_dev, reg_pos, reg);
 101         }
 102 }
 103 /* family 10 only, for reg > 0xFF */
 104 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1
 105 static void set_fam10_ext_cfg_enable_bits(device_t fam10_dev, u32 reg_pos, u32 mask,
 106                                   u32 val)
 107 {
 108         u32 reg_old, reg;
 109         reg = reg_old = Get_NB32(fam10_dev, reg_pos);
 110         reg &= ~mask;
 111         reg |= val;
 112         if (reg != reg_old) {
 113                 Set_NB32(fam10_dev, reg_pos, reg);
 114         }
 115 }
 116 #else
 117 #define set_fam10_ext_cfg_enable_bits(a, b, c, d) do {} while (0)
 118 #endif
 119
 120
 121 static void set_nbcfg_enable_bits_8(device_t nb_dev, u32 reg_pos, u8 mask,
 122                                     u8 val)
 123 {
 124         u8 reg_old, reg;
 125         reg = reg_old = pci_read_config8(nb_dev, reg_pos);
 126         reg &= ~mask;
 127         reg |= val;
 128         if (reg != reg_old) {
 129                 pci_write_config8(nb_dev, reg_pos, reg);
 130         }
 131 }
 132
 133 static void set_nbmc_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
 134                                  u32 val)
 135 {
 136         u32 reg_old, reg;
 137         reg = reg_old = nbmc_read_index(nb_dev, reg_pos);
 138         reg &= ~mask;
 139         reg |= val;
 140         if (reg != reg_old) {
 141                 nbmc_write_index(nb_dev, reg_pos, reg);
 142         }
 143 }
 144
 145 static void get_cpu_rev()
 146 {
 147         u32 eax;
 148
 149         eax = cpuid_eax(1);
 150         printk(BIOS_INFO, "get_cpu_rev EAX=0x%x.\n", eax);
 151         if (eax <= 0xfff)
 152                 printk(BIOS_INFO, "CPU Rev is K8_Cx.\n");
 153         else if (eax <= 0x10fff)
 154                 printk(BIOS_INFO, "CPU Rev is K8_Dx.\n");
 155         else if (eax <= 0x20fff)
 156                 printk(BIOS_INFO, "CPU Rev is K8_Ex.\n");
 157         else if (eax <= 0x40fff)
 158                 printk(BIOS_INFO, "CPU Rev is K8_Fx.\n");
 159         else if (eax == 0x60fb1 || eax == 0x60f81)      /*These two IDS are exception, they are G1. */
 160                 printk(BIOS_INFO, "CPU Rev is K8_G1.\n");
 161         else if (eax <= 0X60FF0)
 162                 printk(BIOS_INFO, "CPU Rev is K8_G0.\n");
 163         else if (eax <= 0x100000)
 164                 printk(BIOS_INFO, "CPU Rev is K8_G1.\n");
 165         else if (eax <= 0x100f00)
 166                 printk(BIOS_INFO, "CPU Rev is Fam 10.\n");
 167         else
 168                 printk(BIOS_INFO, "CPU Rev is K8_10.\n");
 169 }
 170
 171 static u8 is_famly10()
 172 {
 173         return (cpuid_eax(1) & 0xff00000) != 0;
 174 }
 175
 176 static u8 l3_cache()
 177 {
 178         return (cpuid_edx(0x80000006) & (0x3FFF << 18)) != 0;
 179 }
 180
 181 static u8 cpu_core_number()
 182 {
 183         return (cpuid_ecx(0x80000008) & 0xFF) + 1;
 184 }
 185
 186 static u8 get_nb_rev(device_t nb_dev)
 187 {
 188         u8 reg;
 189         reg = pci_read_config8(nb_dev, 0x89);   /* copy from CIM, can't find in doc */
 190         switch(reg & 3)
 191         {
 192         case 0x01:
 193                 reg = REV_RS780_A12;
 194                 break;
 195         case 0x02:
 196                 reg = REV_RS780_A13;
 197                 break;
 198         default:
 199                 reg = REV_RS780_A11;
 200                 break;
 201         }
 202         return reg;
 203 }
 204
 205 /*****************************************
 206  * Init HT link speed/width for rs780 -- k8 link
 207  * 1: Check CPU Family, Family10?
 208  * 2: Get CPU's HT speed and width
 209  * 3: Decide HT mode 1 or 3 by HT Speed. >1GHz: HT3, else HT1
 210  *****************************************/
 211 static const u8 rs780_ibias[] = {
 212         /* 1, 3 are reserved. */
 213         [0x0] = 0x4C,           /* 200Mhz HyperTransport 1 only */
 214         [0x2] = 0x4C,           /* 400Mhz HyperTransport 1 only */
 215         [0x4] = 0xB6,           /* 600Mhz HyperTransport 1 only */
 216         [0x5] = 0x4C,           /* 800Mhz HyperTransport 1 only */
 217         [0x6] = 0x9D,           /* 1Ghz   HyperTransport 1 only */
 218         /* HT3 for Family 10 */
 219         [0x7] = 0xB6,           /* 1.2Ghz HyperTransport 3 only */
 220         [0x8] = 0x2B,           /* 1.4Ghz HyperTransport 3 only */
 221         [0x9] = 0x4C,           /* 1.6Ghz HyperTransport 3 only */
 222         [0xa] = 0x6C,           /* 1.8Ghz HyperTransport 3 only */
 223         [0xb] = 0x9D,           /* 2.0Ghz HyperTransport 3 only */
 224         [0xc] = 0xAD,           /* 2.2Ghz HyperTransport 3 only */
 225         [0xd] = 0xB6,           /* 2.4Ghz HyperTransport 3 only */
 226         [0xe] = 0xC6,           /* 2.6Ghz HyperTransport 3 only */
 227 };
 228
 229 static void rs780_htinit()
 230 {
 231         /*
 232          * About HT, it has been done in enumerate_ht_chain().
 233          */
 234         device_t cpu_f0, rs780_f0, clk_f1;
 235         u32 reg;
 236         u8 cpu_ht_freq, ibias;
 237
 238         cpu_f0 = PCI_DEV(0, 0x18, 0);
 239         /************************
 240         * get cpu's ht freq, in cpu's function 0, offset 0x88
 241         * bit11-8, specifics the maximum operation frequency of the link's transmitter clock.
 242         * The link frequency field (Frq) is cleared by cold reset. SW can write a nonzero
 243         * value to this reg, and that value takes effect on the next warm reset or
 244         * LDTSTOP_L disconnect sequence.
 245         * please see the table rs780_ibias about the value and its corresponding frequency.
 246         ************************/
 247         reg = pci_read_config32(cpu_f0, 0x88);
 248         cpu_ht_freq = (reg & 0xf00) >> 8;
 249         printk(BIOS_INFO, "rs780_htinit cpu_ht_freq=%x.\n", cpu_ht_freq);
 250         rs780_f0 = PCI_DEV(0, 0, 0);
 251         //set_nbcfg_enable_bits(rs780_f0, 0xC8, 0x7<<24 | 0x7<<28, 1<<24 | 1<<28);
 252
 253         clk_f1 = PCI_DEV(0, 0, 1); /* We need to make sure the F1 is accessible. */
 254
 255         ibias = rs780_ibias[cpu_ht_freq];
 256
 257         /* If HT freq>1GHz, we assume the CPU is fam10, else it is K8.
 258          * Is it appropriate?
 259          * Frequency is 1GHz, i.e. cpu_ht_freq is 6, in most cases.
 260          * So we check 6 only, it would be faster. */
 261         if ((cpu_ht_freq == 0x6) || (cpu_ht_freq == 0x5) || (cpu_ht_freq == 0x4) ||
 262                 (cpu_ht_freq == 0x2) || (cpu_ht_freq == 0x0)) {
 263                 printk(BIOS_INFO, "rs780_htinit: HT1 mode\n");
 264
 265                 /* HT1 mode, RPR 8.4.2 */
 266                 /* set IBIAS code */
 267                 set_nbcfg_enable_bits(clk_f1, 0xD8, 0x3FF, ibias);
 268                 /* Optimizes chipset HT transmitter drive strength */
 269                 set_htiu_enable_bits(rs780_f0, 0x2A, 0x3, 0x1);
 270         } else if ((cpu_ht_freq > 0x6) && (cpu_ht_freq < 0xf)) {
 271                 printk(BIOS_INFO, "rs780_htinit: HT3 mode\n");
 272
 273                 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1                /* save some spaces */
 274                 /* HT3 mode, RPR 8.4.3 */
 275                 set_nbcfg_enable_bits(rs780_f0, 0x9c, 0x3 << 16, 0);
 276
 277                 /* set IBIAS code */
 278                 set_nbcfg_enable_bits(clk_f1, 0xD8, 0x3FF, ibias);
 279                 /* Optimizes chipset HT transmitter drive strength */
 280                 set_htiu_enable_bits(rs780_f0, 0x2A, 0x3, 0x1);
 281                 /* Enables error-retry mode */
 282                 set_nbcfg_enable_bits(rs780_f0, 0x44, 0x1, 0x1);
 283                 /* Enables scrambling and Disalbes command throttling */
 284                 set_nbcfg_enable_bits(rs780_f0, 0xac, (1 << 3) | (1 << 14), (1 << 3) | (1 << 14));
 285                 /* Enables transmitter de-emphasis */
 286                 set_nbcfg_enable_bits(rs780_f0, 0xa4, 1 << 31, 1 << 31);
 287                 /* Enabels transmitter de-emphasis level */
 288                 /* Sets training 0 time */
 289                 set_nbcfg_enable_bits(rs780_f0, 0xa0, 0x3F, 0x14);
 290
 291                 /* Enables strict TM4 detection */
 292                 set_htiu_enable_bits(rs780_f0, 0x15, 0x1 << 22, 0x1 << 22);
 293                 /* Enables proprer DLL reset sequence */
 294                 set_htiu_enable_bits(rs780_f0, 0x16, 0x1 << 10, 0x1 << 10);
 295
 296                 /* HyperTransport 3 Processor register settings to be done in northbridge */
 297                 /* Enables error-retry mode */
 298                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x130, 1 << 0, 1 << 0);
 299                 /* Enables scrambling */
 300                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x170, 1 << 3, 1 << 3);
 301                 /* Enables transmitter de-emphasis
 302                  * This depends on the PCB design and the trace */
 303                 /* TODO: */
 304                 /* Disables command throttling */
 305                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x168, 1 << 10, 1 << 10);
 306                 /* Sets Training 0 Time. See T0Time table for encodings */
 307                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x16C, 0x3F, 0x20);
 308                 /* TODO: */
 309                 #endif  /* #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1 */
 310         }
 311 }
 312
 313 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 != 1                /* save some spaces */
 314 /*******************************************************
 315 * Optimize k8 with UMA.
 316 * See BKDG_NPT_0F guide for details.
 317 * The processor node is addressed by its Node ID on the HT link and can be
 318 * accessed with a device number in the PCI configuration space on Bus0.
 319 * The Node ID 0 is mapped to Device 24 (0x18), the Node ID 1 is mapped
 320 * to Device 25, and so on.
 321 * The processor implements configuration registers in PCI configuration
 322 * space using the following four headers
 323 *       Function0: HT technology configuration
 324 *       Function1: Address map configuration
 325 *       Function2: DRAM and HT technology Trace mode configuration
 326 *       Function3: Miscellaneous configuration
 327 *******************************************************/
 328 static void k8_optimization()
 329 {
 330         device_t k8_f0, k8_f2, k8_f3;
 331         msr_t msr;
 332
 333         printk(BIOS_INFO, "k8_optimization()\n");
 334         k8_f0 = PCI_DEV(0, 0x18, 0);
 335         k8_f2 = PCI_DEV(0, 0x18, 2);
 336         k8_f3 = PCI_DEV(0, 0x18, 3);
 337
 338         /* 8.6.6 K8 Buffer Allocation Settings */
 339         pci_write_config32(k8_f0, 0x90, 0x01700169);    /* CIM NPT_Optimization */
 340         set_nbcfg_enable_bits(k8_f0, 0x68, 1 << 28, 0 << 28);
 341         set_nbcfg_enable_bits(k8_f0, 0x68, 3 << 26, 3 << 26);
 342         set_nbcfg_enable_bits(k8_f0, 0x68, 1 << 11, 1 << 11);
 343         /* set_nbcfg_enable_bits(k8_f0, 0x84, 1 << 11 | 1 << 13 | 1 << 15, 1 << 11 | 1 << 13 | 1 << 15); */     /* TODO */
 344
 345         pci_write_config32(k8_f3, 0x70, 0x51220111);
 346         pci_write_config32(k8_f3, 0x74, 0x50404021);
 347         pci_write_config32(k8_f3, 0x78, 0x08002A00);
 348         if (pci_read_config32(k8_f3, 0xE8) & 0x3<<12)
 349                 pci_write_config32(k8_f3, 0x7C, 0x0000211A); /* dual core */
 350         else
 351                 pci_write_config32(k8_f3, 0x7C, 0x0000212B); /* single core */
 352         set_nbcfg_enable_bits_8(k8_f3, 0xDC, 0xFF, 0x25);
 353
 354         set_nbcfg_enable_bits(k8_f2, 0xA0, 1 << 5, 1 << 5);
 355         set_nbcfg_enable_bits(k8_f2, 0x94, 0xF << 24, 7 << 24);
 356         set_nbcfg_enable_bits(k8_f2, 0x90, 1 << 10, 0 << 10);
 357         set_nbcfg_enable_bits(k8_f2, 0xA0, 3 << 2, 3 << 2);
 358         set_nbcfg_enable_bits(k8_f2, 0xA0, 1 << 5, 1 << 5);
 359
 360         msr = rdmsr(0xC001001F);
 361         msr.lo &= ~(1 << 9);
 362         msr.hi &= ~(1 << 4);
 363         wrmsr(0xC001001F, msr);
 364 }
 365 #else
 366 #define k8_optimization() do{}while(0)
 367 #endif  /* #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 != 1 */
 368
 369 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1                /* save some spaces */
 370 void fam10_optimization()
 371 {
 372         device_t cpu_f0, cpu_f2, cpu_f3;
 373         msr_t msr;
 374         u32 val;
 375
 376         printk(BIOS_INFO, "fam10_optimization()\n");
 377
 378         cpu_f0 = PCI_DEV(0, 0x18, 0);
 379         cpu_f2 = PCI_DEV(0, 0x18, 2);
 380         cpu_f3 = PCI_DEV(0, 0x18, 3);
 381
 382         /* 8.6.4.1 */
 383         /* Table 8-13 */
 384         pci_write_config32(cpu_f0, 0x90, 0x808502D0);
 385         /* Table 8-14 */
 386         pci_write_config32(cpu_f0, 0x94, 0x00000000);
 387
 388         /* Table 8-15 */
 389         val = pci_read_config32(cpu_f0, 0x68);
 390         val |= 1 << 24;
 391         pci_write_config32(cpu_f0, 0x68, val);
 392
 393         /* Table 8-16 */
 394         val = pci_read_config32(cpu_f0, 0x84);
 395         val &= ~(1 << 12);
 396         pci_write_config32(cpu_f0, 0x84, val);
 397
 398         /* Table 8-17 */
 399         val = pci_read_config32(cpu_f2, 0x90);
 400         val &= ~(1 << 10);
 401         pci_write_config32(cpu_f2, 0x90, val);
 402
 403         /* Table 8-18 */
 404         pci_write_config32(cpu_f3, 0x6C, 0x60018051);
 405         /* Table 8-19 */
 406         pci_write_config32(cpu_f3, 0x70, 0x60321151);
 407         /* Table 8-20 */
 408         pci_write_config32(cpu_f3, 0x74, 0x00980101);
 409         /* Table 8-21 */
 410         pci_write_config32(cpu_f3, 0x78, 0x00200C14);
 411         /* Table 8-22 */
 412         pci_write_config32(cpu_f3, 0x7C, 0x00070811); /* TODO: Check if L3 Cache is enabled. */
 413
 414         /* Table 8-23 */
 415         Set_NB32(cpu_f3, 0x140, 0x00D33656);
 416         /* Table 8-24 */
 417         Set_NB32(cpu_f3, 0x144, 0x00000036);
 418         /* Table 8-25 */
 419         Set_NB32(cpu_f3, 0x148, 0x8000832A);
 420         /* Table 8-26 */
 421         Set_NB32(cpu_f3, 0x158, 0);
 422         /*          L3 Disabled:  L3 Enabled: */
 423         /* cores:    2   3    4    2   3    4  */
 424         /* bit8:4   28  26   24   24  20   16 */
 425         if (!l3_cache()) {
 426                 Set_NB32(cpu_f3, 0x1A0, 4 << 12 | (24 + 2*(4-cpu_core_number())) << 4 | 2);
 427         } else {
 428                 Set_NB32(cpu_f3, 0x1A0, 4 << 12 | (16 + 4*(4-cpu_core_number())) << 4 | 4);
 429         }
 430 }
 431 #else
 432 #define fam10_optimization() do{}while(0)
 433 #endif  /* #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1 */
 434
 435 /*****************************************
 436 * rs780_por_pcicfg_init()
 437 *****************************************/
 438 static void rs780_por_pcicfg_init(device_t nb_dev)
 439 {
 440         /* enable PCI Memory Access */
 441         set_nbcfg_enable_bits_8(nb_dev, 0x04, (u8)(~0xFD), 0x02);
 442         /* Set RCRB Enable */
 443         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xFF), 0x1);
 444         /* allow decode of 640k-1MB */
 445         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xEF), 0x10);
 446         /* Enable PM2_CNTL(BAR2) IO mapped cfg write access to be broadcast to both NB and SB */
 447         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xFF), 0x4);
 448         /* Power Management Register Enable */
 449         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xFF), 0x80);
 450
 451         /* Reg4Ch[1]=1 (APIC_ENABLE) force cpu request with address 0xFECx_xxxx to south-bridge
 452          * Reg4Ch[6]=1 (BMMsgEn) enable BM_Set message generation
 453          * BMMsgEn */
 454         set_nbcfg_enable_bits_8(nb_dev, 0x4C, (u8)(~0x00), 0x42 | 1);
 455
 456         /* Reg4Ch[16]=1 (WakeC2En) enable Wake_from_C2 message generation.
 457          * Reg4Ch[18]=1 (P4IntEnable) Enable north-bridge to accept MSI with address 0xFEEx_xxxx from south-bridge */
 458         set_nbcfg_enable_bits_8(nb_dev, 0x4E, (u8)(~0xFF), 0x05);
 459         /* Reg94h[4:0] = 0x0  P drive strength offset 0
 460          * Reg94h[6:5] = 0x2  P drive strength additive adjust */
 461         set_nbcfg_enable_bits_8(nb_dev, 0x94, (u8)(~0x80), 0x40);
 462
 463         /* Reg94h[20:16] = 0x0  N drive strength offset 0
 464          * Reg94h[22:21] = 0x2  N drive strength additive adjust */
 465         set_nbcfg_enable_bits_8(nb_dev, 0x96, (u8)(~0x80), 0x40);
 466
 467         /* Reg80h[4:0] = 0x0  Termination offset
 468          * Reg80h[6:5] = 0x2  Termination additive adjust */
 469         set_nbcfg_enable_bits_8(nb_dev, 0x80, (u8)(~0x80), 0x40);
 470
 471         /* Reg80h[14] = 0x1   Enable receiver termination control */
 472         set_nbcfg_enable_bits_8(nb_dev, 0x81, (u8)(~0xFF), 0x40);
 473
 474         /* Reg94h[15] = 0x1 Enables HT transmitter advanced features to be turned on
 475          * Reg94h[14] = 0x1  Enable drive strength control */
 476         set_nbcfg_enable_bits_8(nb_dev, 0x95, (u8)(~0x3F), 0xC4);
 477
 478         /* Reg94h[31:29] = 0x7 Enables HT transmitter de-emphasis */
 479         set_nbcfg_enable_bits_8(nb_dev, 0x97, (u8)(~0x1F), 0xE0);
 480
 481         /*Reg8Ch[10:9] = 0x3 Enables Gfx Debug BAR,
 482          * force this BAR as mem type in rs780_gfx.c */
 483         set_nbcfg_enable_bits_8(nb_dev, 0x8D, (u8)(~0xFF), 0x03);
 484 }
 485
 486 static void rs780_por_mc_index_init(device_t nb_dev)
 487 {
 488         set_nbmc_enable_bits(nb_dev, 0x7A, ~0xFFFFFF80, 0x0000005F);
 489         set_nbmc_enable_bits(nb_dev, 0xD8, ~0x00000000, 0x00600060);
 490         set_nbmc_enable_bits(nb_dev, 0xD9, ~0x00000000, 0x00600060);
 491         set_nbmc_enable_bits(nb_dev, 0xE0, ~0x00000000, 0x00000000);
 492         set_nbmc_enable_bits(nb_dev, 0xE1, ~0x00000000, 0x00000000);
 493         set_nbmc_enable_bits(nb_dev, 0xE8, ~0x00000000, 0x003E003E);
 494         set_nbmc_enable_bits(nb_dev, 0xE9, ~0x00000000, 0x003E003E);
 495 }
 496
 497 static void rs780_por_misc_index_init(device_t nb_dev)
 498 {
 499         /* NB_MISC_IND_WR_EN + IOC_PCIE_CNTL
 500          * Block non-snoop DMA request if PMArbDis is set.
 501          * Set BMSetDis */
 502         set_nbmisc_enable_bits(nb_dev, 0x0B, ~0xFFFF0000, 0x00000180);
 503         set_nbmisc_enable_bits(nb_dev, 0x01, ~0xFFFFFFFF, 0x00000040);
 504
 505         /* NBCFG (NBMISCIND 0x0): NB_CNTL -
 506          *   HIDE_NB_AGP_CAP  ([0], default=1)HIDE
 507          *   HIDE_P2P_AGP_CAP ([1], default=1)HIDE
 508          *   HIDE_NB_GART_BAR ([2], default=1)HIDE
 509          *   AGPMODE30        ([4], default=0)DISABLE
 510          *   AGP30ENCHANCED   ([5], default=0)DISABLE
 511          *   HIDE_AGP_CAP     ([8], default=1)ENABLE */
 512         set_nbmisc_enable_bits(nb_dev, 0x00, ~0xFFFF0000, 0x00000506);  /* set bit 10 for MSI */
 513
 514         /* NBMISCIND:0x6A[16]= 1 SB link can get a full swing
 515          *      set_nbmisc_enable_bits(nb_dev, 0x6A, 0ffffffffh, 000010000);
 516          * NBMISCIND:0x6A[17]=1 Set CMGOOD_OVERRIDE. */
 517         set_nbmisc_enable_bits(nb_dev, 0x6A, ~0xffffffff, 0x00020000);
 518
 519         /* NBMISIND:0x40 Bit[8]=1 and Bit[10]=1 following bits are required to set in order to allow LVDS or PWM features to work. */
 520         set_nbmisc_enable_bits(nb_dev, 0x40, ~0xffffffff, 0x00000500);
 521
 522         /* NBMISIND:0xC Bit[13]=1 Enable GSM mode for C1e or C3 with pop-up. */
 523         set_nbmisc_enable_bits(nb_dev, 0x0C, ~0xffffffff, 0x00002000);
 524
 525         /* Set NBMISIND:0x1F[3] to map NB F2 interrupt pin to INTB# */
 526         set_nbmisc_enable_bits(nb_dev, 0x1F, ~0xffffffff, 0x00000008);
 527
 528         /*
 529          * Enable access to DEV8
 530          * Enable setPower message for all ports
 531          */
 532         set_nbmisc_enable_bits(nb_dev, 0x00, 1 << 6, 1 << 6);
 533         set_nbmisc_enable_bits(nb_dev, 0x0b, 1 << 20, 1 << 20);
 534         set_nbmisc_enable_bits(nb_dev, 0x51, 1 << 20, 1 << 20);
 535         set_nbmisc_enable_bits(nb_dev, 0x53, 1 << 20, 1 << 20);
 536         set_nbmisc_enable_bits(nb_dev, 0x55, 1 << 20, 1 << 20);
 537         set_nbmisc_enable_bits(nb_dev, 0x57, 1 << 20, 1 << 20);
 538         set_nbmisc_enable_bits(nb_dev, 0x59, 1 << 20, 1 << 20);
 539         set_nbmisc_enable_bits(nb_dev, 0x5B, 1 << 20, 1 << 20);
 540         set_nbmisc_enable_bits(nb_dev, 0x5D, 1 << 20, 1 << 20);
 541         set_nbmisc_enable_bits(nb_dev, 0x5F, 1 << 20, 1 << 20);
 542
 543         set_nbmisc_enable_bits(nb_dev, 0x00, 1 << 7, 1 << 7);
 544         set_nbmisc_enable_bits(nb_dev, 0x07, 0x000000f0, 0x30);
 545
 546         set_nbmisc_enable_bits(nb_dev, 0x01, 0xFFFFFFFF, 0x48);
 547         /* Disable bus-master trigger event from SB and Enable set_slot_power message to SB */
 548         set_nbmisc_enable_bits(nb_dev, 0x0B, 0xffffffff, 0x500180);
 549 }
 550
 551 /*****************************************
 552 * Some setting is from rpr. Some is from CIMx.
 553 *****************************************/
 554 static void rs780_por_htiu_index_init(device_t nb_dev)
 555 {
 556 #if 0                           /* get from rpr. */
 557         set_htiu_enable_bits(nb_dev, 0x1C, 0x1<<17, 0x1<<17);
 558         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<0,  0x0<<0);
 559         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<1,  0x1<<1);
 560         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<9,  0x1<<9);
 561         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<13, 0x1<<13);
 562         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<17, 0x1<<17);
 563         set_htiu_enable_bits(nb_dev, 0x06, 0x3<<15, 0x3<<15);
 564         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<25, 0x1<<25);
 565         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<30, 0x1<<30);
 566
 567         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<0,  0x1<<0);
 568         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<1,  0x0<<1);
 569         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<2,  0x0<<2);
 570         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<15, 0x1<<15);
 571
 572         set_htiu_enable_bits(nb_dev, 0x0C, 0x3<<0,  0x1<<0);
 573         set_htiu_enable_bits(nb_dev, 0x0C, 0x3<<2,  0x2<<2);
 574         set_htiu_enable_bits(nb_dev, 0x0C, 0x3<<4,  0x0<<4);
 575
 576         /* A12 only */
 577         set_htiu_enable_bits(nb_dev, 0x2D, 0x1<<4,  0x1<<4);
 578         set_htiu_enable_bits(nb_dev, 0x2D, 0x1<<6,  0x1<<6);
 579         set_htiu_enable_bits(nb_dev, 0x05, 0x1<<2,  0x1<<2);
 580
 581         set_htiu_enable_bits(nb_dev, 0x1E, 0xFFFFFFFF, 0xFFFFFFFF);
 582 #else  /* get from CIM. It is more reliable than above. */
 583         set_htiu_enable_bits(nb_dev, 0x05, (1<<10|1<<9), 1<<10 | 1<<9);
 584         set_htiu_enable_bits(nb_dev, 0x06, ~0xFFFFFFFE, 0x04203A202);
 585
 586         set_htiu_enable_bits(nb_dev, 0x07, ~0xFFFFFFF9, 0x8001/*  | 7 << 8 */); /* fam 10 */
 587
 588         set_htiu_enable_bits(nb_dev, 0x15, ~0xFFFFFFFF, 1<<31| 1<<30 | 1<<27);
 589         set_htiu_enable_bits(nb_dev, 0x1C, ~0xFFFFFFFF, 0xFFFE0000);
 590
 591         set_htiu_enable_bits(nb_dev, 0x4B, (1<<11), 1<<11);
 592
 593         set_htiu_enable_bits(nb_dev, 0x0C, ~0xFFFFFFC0, 1<<0|1<<3);
 594
 595         set_htiu_enable_bits(nb_dev, 0x17, (1<<27|1<<1), 0x1<<1);
 596         set_htiu_enable_bits(nb_dev, 0x17, 0x1 << 30, 0x1<<30);
 597
 598         set_htiu_enable_bits(nb_dev, 0x19, (0xFFFFF+(1<<31)), 0x186A0+(1<<31));
 599
 600         set_htiu_enable_bits(nb_dev, 0x16, (0x3F<<10), 0x7<<10);
 601
 602         set_htiu_enable_bits(nb_dev, 0x23, 0xFFFFFFF, 1<<28);
 603
 604         set_htiu_enable_bits(nb_dev, 0x1E, 0xFFFFFFFF, 0xFFFFFFFF);
 605 #endif
 606 }
 607
 608 /*****************************************
 609 * Configure RS780 registers to power-on default RPR.
 610 * POR: Power On Reset
 611 * RPR: Register Programming Requirements
 612 *****************************************/
 613 static void rs780_por_init(device_t nb_dev)
 614 {
 615         printk(BIOS_INFO, "rs780_por_init\n");
 616         /* ATINB_PCICFG_POR_TABLE, initialize the values for rs780 PCI Config registers */
 617         rs780_por_pcicfg_init(nb_dev);
 618
 619         /* ATINB_MCIND_POR_TABLE */
 620         rs780_por_mc_index_init(nb_dev);
 621
 622         /* ATINB_MISCIND_POR_TABLE */
 623         rs780_por_misc_index_init(nb_dev);
 624
 625         /* ATINB_HTIUNBIND_POR_TABLE */
 626         rs780_por_htiu_index_init(nb_dev);
 627
 628         /* ATINB_CLKCFG_PORT_TABLE */
 629         /* rs780 A11 SB Link full swing? */
 630 }
 631
 632 /* enable CFG access to Dev8, which is the SB P2P Bridge */
 633 static void enable_rs780_dev8()
 634 {
 635         set_nbmisc_enable_bits(PCI_DEV(0, 0, 0), 0x00, 1 << 6, 1 << 6);
 636 }
 637
 638 static void rs780_before_pci_init()
 639 {
 640 }
 641
 642 static void rs780_early_setup()
 643 {
 644         device_t nb_dev = PCI_DEV(0, 0, 0);
 645         printk(BIOS_INFO, "rs780_early_setup()\n");
 646
 647         get_cpu_rev();
 648
 649         /* The printk(BIOS_INFO, s) below cause the system unstable. */
 650         switch (get_nb_rev(nb_dev)) {
 651         case REV_RS780_A11:
 652                 /* printk(BIOS_INFO, "NB Revision is A11.\n"); */
 653                 break;
 654         case REV_RS780_A12:
 655                 /* printk(BIOS_INFO, "NB Revision is A12.\n"); */
 656                 break;
 657         case REV_RS780_A13:
 658                 /* printk(BIOS_INFO, "NB Revision is A13.\n"); */
 659                 break;
 660         }
 661
 662         if (is_famly10())
 663                 fam10_optimization();
 664         else
 665                 k8_optimization();
 666
 667         rs780_por_init(nb_dev);
 668 }