src/southbridge/amd/cimx/sb800/bootblock.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <arch/io.h>
  21 #include <arch/romcc_io.h>
  22
  23 static void enable_rom(void)
  24 {
  25         u16 word;
  26         u32 dword;
  27         device_t dev;
  28
  29         dev = PCI_DEV(0, 0x14, 0x03);
  30         /* SB800 LPC Bridge 0:20:3:44h.
  31          * BIT6: Port Enable for serial port 0x3f8-0x3ff
  32          * BIT29: Port Enable for KBC port 0x60 and 0x64
  33          * BIT30: Port Enable for ACPI Micro-Controller port 0x66 and 0x62
  34          */
  35         dword = pci_io_read_config32(dev, 0x44);
  36         //dword |= (1<<6) | (1<<29) | (1<<30) ;
  37         /* Turn on all of LPC IO Port decode enable */
  38         dword = 0xffffffff;
  39         pci_io_write_config32(dev, 0x44, dword);
  40
  41         /* SB800 LPC Bridge 0:20:3:48h.
  42          * BIT0: Port Enable for SuperIO 0x2E-0x2F
  43          * BIT1: Port Enable for SuperIO 0x4E-0x4F
  44          * BIT4: Port Enable for LPC ROM Address Arrage2 (0x68-0x6C)
  45          * BIT6: Port Enable for RTC IO 0x70-0x73
  46          * BIT21: Port Enable for Port 0x80
  47          */
  48         dword = pci_io_read_config32(dev, 0x48);
  49         dword |= (1 << 0) | (1 << 1) | (1 << 4) | (1 << 6) | (1 << 21);
  50         pci_io_write_config32(dev, 0x48, dword);
  51
  52         /* Enable 4MB rom access at 0xFFE00000 - 0xFFFFFFFF */
  53         /* Set the 4MB enable bits */
  54         word = pci_io_read_config16(dev, 0x6c);
  55         word = 0xFFC0;
  56         pci_io_write_config16(dev, 0x6c, word);
  57 }
  58
  59 static void enable_prefetch(void)
  60 {
  61         u32 dword;
  62         device_t dev = PCI_DEV(0, 0x14, 0x03);
  63
  64         /* Enable PrefetchEnSPIFromHost */
  65         dword = pci_io_read_config32(dev, 0xb8);
  66         pci_io_write_config32(dev, 0xb8, dword | (1 << 24));
  67 }
  68
  69 static void enable_spi_fast_mode(void)
  70 {
  71         u8 byte;
  72         u32 dword;
  73         device_t dev = PCI_DEV(0, 0x14, 0x03);
  74
  75         // set temp MMIO base
  76         volatile u32 *spi_base = (void *)0xa0000000;
  77         u32 save = pci_io_read_config32(dev, 0xa0);
  78         pci_io_write_config32(dev, 0xa0, (u32) spi_base | 2);
  79
  80         // early enable of SPI 33 MHz fast mode read
  81         byte = spi_base[3];
  82         spi_base[3] = (byte & ~(3 << 14)) | (1 << 14);
  83         spi_base[0] = spi_base[0] | (1 << 18);  // fast read enable
  84
  85         pci_io_write_config32(dev, 0xa0, save);
  86 }
  87
  88 static void bootblock_southbridge_init(void)
  89 {
  90         /* Setup the rom access for 2M */
  91         enable_rom();
  92         enable_prefetch();
  93         enable_spi_fast_mode();
  94 }