src/southbridge/amd/amd8111/amd8111_enable_rom.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2003 Linux Networx
   5  * (Written by Eric Biederman <ebiederman@lnxi.com> for Linux Networx)
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <stdint.h>
  22 #include <arch/io.h>
  23 #include <arch/romcc_io.h>
  24 #include <device/pci_ids.h>
  25
  26 /* Enable 5MB ROM access at 0xFFB00000 - 0xFFFFFFFF. */
  27 static void amd8111_enable_rom(void)
  28 {
  29         u8 byte;
  30         device_t dev;
  31
  32         dev = pci_io_locate_device(PCI_ID(PCI_VENDOR_ID_AMD,
  33                                           PCI_DEVICE_ID_AMD_8111_ISA), 0);
  34
  35         /* Note: The 0xFFFF0000 - 0xFFFFFFFF range is always enabled. */
  36
  37         /* Set the 5MB enable bits. */
  38         byte = pci_io_read_config8(dev, 0x43);
  39         byte |= (1 << 7); /* Enable 0xFFC00000-0xFFFFFFFF (4MB). */
  40         byte |= (1 << 6); /* Enable 0xFFB00000-0xFFBFFFFF (1MB). */
  41         pci_io_write_config8(dev, 0x43, byte);
  42 }