src/northbridge/via/vx800/examples/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2009 One Laptop per Child, Association, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #define ASSEMBLY 1
  22 #define __PRE_RAM__
  23
  24 #include <stdint.h>
  25 #include <device/pci_def.h>
  26 #include <device/pci_ids.h>
  27 #include <arch/io.h>
  28 #include <device/pnp_def.h>
  29 #include <arch/romcc_io.h>
  30 #include <arch/hlt.h>
  31 #include "pc80/serial.c"
  32 #include "console/console.c"
  33 #include "lib/ramtest.c"
  34 #include "northbridge/via/vx800/vx800.h"
  35 #include "cpu/x86/mtrr/earlymtrr.c"
  36 #include "cpu/x86/bist.h"
  37 #include "pc80/udelay_io.c"
  38 #include "lib/delay.c"
  39 #include "lib/memcpy.c"
  40 #include "cpu/x86/lapic/boot_cpu.c"
  41
  42 #include "driving_clk_phase_data.c"
  43
  44 #include "northbridge/via/vx800/raminit.h"
  45 #include "northbridge/via/vx800/raminit.c"
  46
  47
  48 static int acpi_is_wakeup_early_via_vx800(void)
  49 {
  50         device_t dev;
  51         u16 tmp, result;
  52
  53         print_debug("In acpi_is_wakeup_early_via_vx800\n");
  54         /* Power management controller */
  55         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
  56                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
  57
  58         if (dev == PCI_DEV_INVALID)
  59                 die("Power management controller not found\n");
  60
  61         /* Set ACPI base address to I/O VX800_ACPI_IO_BASE. */
  62         pci_write_config16(dev, 0x88, VX800_ACPI_IO_BASE | 0x1);
  63
  64         /* Enable ACPI accessm RTC signal gated with PSON. */
  65         pci_write_config8(dev, 0x81, 0x84);
  66
  67         tmp = inw(VX800_ACPI_IO_BASE + 0x04);
  68         result = ((tmp & (7 << 10)) >> 10) == 1 ? 3 : 0;
  69         print_debug("         boot_mode=");
  70         print_debug_hex16(result);
  71         print_debug("\n");
  72         return result;
  73 }
  74
  75 static inline int spd_read_byte(unsigned device, unsigned address)
  76 {
  77         return smbus_read_byte(device, address);
  78 }
  79
  80
  81 static void enable_mainboard_devices(void)
  82 {
  83         device_t dev;
  84         uint16_t values;
  85
  86         print_debug("In enable_mainboard_devices \n");
  87
  88         /*
  89            Enable P2P Bridge Header for External PCI BUS.
  90          */
  91         dev = pci_locate_device(PCI_ID(0x1106, 0xa353), 0);
  92         pci_write_config8(dev, 0x4f, 0x41);
  93 }
  94
  95 static void enable_shadow_ram(void)
  96 {
  97         uint8_t shadowreg;
  98         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0xff);
  99         /* 0xf0000-0xfffff - ACPI tables */
 100         shadowreg = pci_read_config8(PCI_DEV(0, 0, 3), 0x83);
 101         shadowreg |= 0x30;
 102         pci_write_config8(PCI_DEV(0, 0, 3), 0x83, shadowreg);
 103         /* 0xe0000-0xeffff - elfload? */
 104
 105         pci_write_config8(PCI_DEV(0, 0, 3), 0x82, 0xff);
 106
 107 }
 108
 109
 110 /*
 111 this table contains the value needed to be set before begin to init dram.
 112 Note: REV_Bx should be cared when porting a new board!!!!! */
 113 static const struct VIA_PCI_REG_INIT_TABLE mNbStage1InitTbl[] = {
 114         //VT3409 no pcie
 115         0x00, 0xFF, NB_APIC_REG(0x61), 0xFF, 0x0E,      // Set Exxxxxxx as pcie mmio config range
 116         0x00, 0xFF, NB_APIC_REG(0x60), 0xF4, 0x0B,      // Support extended cfg address of pcie
 117         //0x00, 0xFF, NB_APIC_REG(0x42), 0xF9, 0x02, // APIC Interrupt((BT_INTR)) Control
 118         // Set ROMSIP value by software
 119
 120         /*0x00, 0xFF, NB_HOST_REG(0x70), 0x77, 0x33, // 2x Host Adr Strobe/Pad Pullup Driving = 3
 121            0x00, 0xFF, NB_HOST_REG(0x71), 0x77, 0x33, // 2x Host Adr Strobe/Pad Pulldown Driving = 3
 122            0x00, 0xFF, NB_HOST_REG(0x72), 0x77, 0x33, // 4x Host Dat Strobe/Pad Pullup Driving = 3
 123            0x00, 0xFF, NB_HOST_REG(0x73), 0x77, 0x33, // 4x Host Dat Strobe/Pad Pulldown Driving = 3
 124            0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0x21, // Memory I/F timing ctrl
 125            0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0xE1, // Memory I/F timing ctrl
 126            0x00, 0xFF, NB_HOST_REG(0x75), 0xFF, 0x18, // AGTL+ I/O Circuit
 127            0x00, 0xFF, NB_HOST_REG(0x76), 0xFB, 0x0C, // AGTL+ Compensation Status
 128            0x00, 0xFF, NB_HOST_REG(0x78), 0xFF, 0x33, // 2X AGTL+ Auto Compensation Offset
 129            0x00, 0xFF, NB_HOST_REG(0x79), 0xFF, 0x33, // 4X AGTL+ Auto Compensation Offset
 130            0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x72, // AGTL Compensation Status
 131            0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x77, // AGTL Compensation Status
 132            0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x44, // Input Host Address / Host Strobe Delay Control for HA Group
 133            0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x22, // Input Host Address / Host Strobe Delay Control for HA Group
 134            0x00, 0xFF, NB_HOST_REG(0x7C), 0xFF, 0x00, // Output Delay Control of PAD for HA Group
 135            0x00, 0xFF, NB_HOST_REG(0x7D), 0xFF, 0xAA, // Host Address / Address Clock Output Delay Control (Only for P4 Bus)
 136            0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x10, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 137            0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x40, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 138            0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x10, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 139            0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x40, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 140            0x00, 0xFF, NB_HOST_REG(0x80), 0x3F, 0x44, // Host Data Receiving Strobe Delay Ctrl 1
 141            0x00, 0xFF, NB_HOST_REG(0x81), 0xFF, 0x44, // Host Data Receiving Strobe Delay Ctrl 2
 142            0x00, 0xFF, NB_HOST_REG(0x82), 0xFF, 0x00, // Output Delay of PAD for HDSTB
 143            0x00, 0xFF, NB_HOST_REG(0x83), 0xFF, 0x00, // Output Delay of PAD for HD
 144            0x00, 0xFF, NB_HOST_REG(0x84), 0xFF, 0x44, // Host Data / Strobe CKG Control (Group 0)
 145            0x00, 0xFF, NB_HOST_REG(0x85), 0xFF, 0x44, // Host Data / Strobe CKG Control (Group 1)
 146            0x00, 0xFF, NB_HOST_REG(0x86), 0xFF, 0x44, // Host Data / Strobe CKG Control (Group 2)
 147            0x00, 0xFF, NB_HOST_REG(0x87), 0xFF, 0x44, // Host Data / Strobe CKG Control (Group 3) */
 148
 149
 150         // CPU Host Bus Control
 151         0x00, 0xFF, NB_HOST_REG(0x50), 0x1F, 0x08,      // Request phase ctrl: Dynamic Defer Snoop Stall Count = 8
 152         //0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7F, // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 153         0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7C,      // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 154         0x00, 0xFF, NB_HOST_REG(0x52), 0xCB, 0xCB,      // CPU I/F Ctrl-2: Enable all for performance
 155         //0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x88, // Arbitration: Host/Master Occupancy timer = 8*4 HCLK
 156         0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x44,      // Arbitration: Host/Master Occupancy timer = 4*4 HCLK
 157         0x00, 0xFF, NB_HOST_REG(0x54), 0x1E, 0x1C,      // Misc Ctrl: Enable 8QW burst Mem Access
 158         //0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x06, // Miscellaneous Control 2
 159         0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x04,      // Miscellaneous Control 2
 160         0x00, 0xFF, NB_HOST_REG(0x56), 0xF7, 0x63,      // Write Policy 1
 161         //0x00, 0xFF, NB_HOST_REG(0x59), 0x3D, 0x01, // CPU Miscellaneous Control 1, enable Lowest-Priority IPL
 162         //0x00, 0xFF, NB_HOST_REG(0x5c), 0xFF, 0x00, // CPU Miscellaneous Control 2
 163         0x00, 0xFF, NB_HOST_REG(0x5D), 0xFF, 0xA2,      // Write Policy
 164         0x00, 0xFF, NB_HOST_REG(0x5E), 0xFF, 0x88,      // Bandwidth Timer
 165         0x00, 0xFF, NB_HOST_REG(0x5F), 0x46, 0x46,      // CPU Misc Ctrl
 166         // 0x00, 0xFF, NB_HOST_REG(0x90), 0xFF, 0x0B, // CPU Miscellaneous Control 3
 167         //0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0B, // CPU Miscellaneous Control 2
 168         0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0A,      // CPU Miscellaneous Control 2
 169         0x00, 0xFF, NB_HOST_REG(0x98), 0xC1, 0x41,      // CPU Miscellaneous Control 3
 170         0x00, 0xFF, NB_HOST_REG(0x99), 0x0E, 0x06,      // CPU Miscellaneous Control 4
 171
 172
 173         // Set APIC and SMRAM
 174         0x00, 0xFF, NB_HOST_REG(0x97), 0xFF, 0x00,      // APIC Related Control
 175         0x00, 0xFF, NB_DRAMC_REG(0x86), 0xD6, 0x29,     // SMM and APIC Decoding: enable APIC, MSI and SMRAM A-Seg
 176         0x00, 0xFF, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00  // End of the table
 177 };
 178
 179 #define USE_VCP     1           //0 means use DVP
 180 #define USE_COM1    1
 181 #define USE_COM2    0
 182
 183 #define gCom1Base   0x3f8
 184 #define gCom2Base   0x2f8
 185 void EmbedComInit()
 186 {
 187         u8 ByteVal;
 188         u16 ComBase;
 189
 190         //enable NB multiple function control
 191         ByteVal = pci_read_config8(PCI_DEV(0, 0, 0), 0x4f);
 192         ByteVal = ByteVal | 0x01;
 193         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, ByteVal);
 194
 195         //VGA Enable
 196         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA1);
 197         ByteVal = ByteVal | 0x80;
 198         pci_write_config8(PCI_DEV(0, 0, 3), 0xA1, ByteVal);
 199
 200         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA7);
 201         ByteVal = ByteVal | 0x08;
 202         pci_write_config8(PCI_DEV(0, 0, 3), 0xA7, ByteVal);
 203
 204         //Enable p2p  IO/mem
 205         ByteVal = pci_read_config8(PCI_DEV(0, 1, 0), 0x4);
 206         ByteVal = ByteVal | 0x07;
 207         pci_write_config8(PCI_DEV(0, 1, 0), 0x4, ByteVal);
 208
 209         //Turn on Graphic chip IO port port access
 210         ByteVal = inb(0x3C3);
 211         ByteVal = ByteVal | 0x01;
 212         outb(ByteVal, 0x3C3);
 213
 214         //Turn off Graphic chip Register protection
 215         outb(0x10, 0x3C4);
 216         ByteVal = inb(0x3C5);
 217         ByteVal = ByteVal | 0x01;
 218         outb(ByteVal, 0x3C5);
 219
 220         //south module pad share enable 0x3C5.78[7]
 221         outb(0x78, 0x3C4);
 222         ByteVal = inb(0x3C5);
 223         ByteVal = ByteVal | 0x80;
 224         outb(ByteVal, 0x3C5);
 225
 226         //enable  UART Function multiplex with DVP or VCP pad D17F0Rx46[7,6]
 227         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0x46);
 228         //multiplex with VCP
 229         if (USE_VCP == 1)
 230                 ByteVal = (ByteVal & 0x3F) | 0x40;
 231         //multiplex with DVP
 232         else
 233                 ByteVal = (ByteVal & 0x3F) | 0xC0;
 234         pci_write_config8(PCI_DEV(0, 17, 0), 0x46, ByteVal);
 235
 236
 237
 238         //enable embeded com1 and com2 D17F0RxB0[5,4]
 239         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xB0);
 240         ByteVal = ByteVal & 0xcf;
 241         //multiplex with VCP
 242         if (USE_COM1 == 1)
 243                 ByteVal = ByteVal | 0x10;
 244         if (USE_COM2 == 1)
 245                 ByteVal = ByteVal | 0x20;
 246         pci_write_config8(PCI_DEV(0, 17, 0), 0xB0, ByteVal);
 247
 248         if (USE_COM1 == 1)
 249                 ComBase = gCom1Base;
 250         else
 251                 ComBase = gCom2Base;
 252
 253 //noharddrive
 254
 255         //set embeded com1 IO base = 0x3E8
 256         //D17F0RB4
 257         //ByteVal = 0xFD;
 258         if (USE_COM1 == 1) {
 259                 ByteVal = (u8) ((gCom1Base >> 3) | 0x80);
 260                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB4, ByteVal);
 261                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 262                 ByteVal = (ByteVal & 0xf0) | 0x04;
 263                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 264         }
 265         //set embeded com2 IO base = 0x2E8
 266         //D17F0RB5
 267         //ByteVal = 0xDD;
 268         if (USE_COM2 == 1) {
 269                 ByteVal = (u8) ((gCom2Base >> 3) | 0x80);
 270                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB5, ByteVal);
 271                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 272                 ByteVal = (ByteVal & 0x0f) | 0x30;
 273                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 274         }
 275         //no port 80 biger then 0x10
 276
 277         //disable interrupt
 278         ByteVal = inb(ComBase + 3);
 279         outb(ByteVal & 0x7F, ComBase + 3);
 280         outb(0x00, ComBase + 1);
 281
 282         //set baudrate
 283         ByteVal = inb(ComBase + 3);
 284         outb(ByteVal | 0x80, ComBase + 3);
 285         outb(0x01, ComBase);
 286         outb(0x00, ComBase + 1);
 287
 288         //set  frame  fromat
 289         ByteVal = inb(ComBase + 3);
 290         outb(ByteVal & 0x3F, ComBase + 3);
 291         outb(0x03, ComBase + 3);
 292         outb(0x00, ComBase + 2);
 293         outb(0x00, ComBase + 4);
 294
 295         //SOutput("Embeded com output\n");
 296         //while(1);
 297 }
 298
 299 /* cache_as_ram.inc jump to here
 300 */
 301 void main(unsigned long bist)
 302 {
 303         unsigned cpu_reset = 0;
 304         u16 boot_mode;
 305         u8 rambits;
 306
 307         //device_t dev;
 308         /* Enable multifunction for northbridge. */
 309         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, 0x01);
 310         EmbedComInit();
 311         //enable_vx800_serial();
 312         //uart_init();
 313
 314
 315 /*      1.    D15F0
 316
 317 a)      RxBAh = 71h
 318
 319 b)      RxBBh = 05h
 320
 321 c)      RxBEh = 71h
 322
 323 d)      RxBFh = 05h
 324
 325 2.    D17F0
 326
 327 a)      RxA0h = 06h
 328
 329 b)      RxA1h = 11h
 330
 331 c)      RxA2h = 27h
 332
 333 d)      RxA3h = 32h
 334
 335 e)      Rx79h = 40h
 336
 337 f)      Rx72h = 27h
 338
 339 g)      Rx73h = 32h
 340 */
 341
 342         u8 Data8;
 343
 344         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBA,
 345                            PCI_DEVICE_ID_VIA_VX855_IDE);
 346         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBE,
 347                            PCI_DEVICE_ID_VIA_VX855_IDE);
 348         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA0, PCI_VENDOR_ID_VIA);
 349         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA2,
 350                            PCI_DEVICE_ID_VIA_VX855_LPC);
 351         Data8 = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x79);
 352         Data8 &= ~0x40;
 353         Data8 |= 0x40;
 354         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x79, Data8);
 355         pci_write_config16(PCI_DEV(0, 0x11, 0), 0x72,
 356                            PCI_DEVICE_ID_VIA_VX855_LPC);
 357
 358         console_init();         //there are to function defination of console_init(), while the src/archi386/lib is the right one
 359
 360         /* decide if this is a s3 wakeup or a normal boot */
 361         boot_mode = acpi_is_wakeup_early_via_vx800();
 362         /*add this, to transfer "cpu restart" to "cold boot"
 363            When this boot is not a S3 resume, and PCI registers had been written,
 364            then this must be a cpu restart(result of os reboot cmd). so we need a real "cold boot". */
 365         if ((boot_mode != 3)
 366             && (pci_read_config8(PCI_DEV(0, 0, 3), 0x80) != 0)) {
 367                 outb(6, 0xcf9);
 368         }
 369
 370         /*x86 cold boot I/O cmd */
 371         enable_smbus();
 372         //smbus_fixup(&ctrl);// this fix does help vx800!, but vx855 no need this
 373
 374         if (bist == 0) {
 375                 // CAR need mtrr untill mem is ok, so i disable this early_mtrr_init();
 376                 //print_debug("doing early_mtrr\n");
 377                 //early_mtrr_init();
 378         }
 379
 380         /* Halt if there was a built-in self test failure. */
 381         report_bist_failure(bist);
 382
 383         print_debug("Enabling mainboard devices\n");
 384         enable_mainboard_devices();
 385
 386         u8 Data;
 387         device_t device;
 388         /* Get NB Chip revision from D0F4RxF6, revision will be used in via_pci_inittable */
 389         device = PCI_DEV(0, 0, 4);
 390         Data = pci_read_config8(device, 0xf6);
 391         print_debug("NB chip revision =");
 392         print_debug_hex8(Data);
 393         print_debug("\n");
 394         /* make NB ready before draminit */
 395         via_pci_inittable(Data, mNbStage1InitTbl);
 396
 397         /*add this.
 398            When resume from s3, draminit is skiped, so need to recovery any PCI register related to draminit.
 399            and d0f3 didnt lost its Power during whole s3 time, so any register not belongs to d0f3 need to be recoveried . */
 400 #if 1
 401         if (boot_mode == 3) {
 402                 u8 i;
 403                 u8 ramregs[] = { 0x43, 0x42, 0x41, 0x40 };
 404                 DRAM_SYS_ATTR DramAttr;
 405
 406                 print_debug("This is a S3 wakeup\n");
 407
 408                 memset(&DramAttr, 0, sizeof(DRAM_SYS_ATTR));
 409                 /*Step1 DRAM Detection; DDR1 or DDR2; Get SPD Data; Rank Presence;64 or 128bit; Unbuffered or registered; 1T or 2T */
 410                 DRAMDetect(&DramAttr);
 411
 412                 /*begin to get ram size, 43,42 41 40 contains the end address of last rank in ddr2-slot */
 413                 device = PCI_DEV(0, 0, 3);
 414                 for (rambits = 0, i = 0; i < ARRAY_SIZE(ramregs); i++) {
 415                         rambits = pci_read_config8(device, ramregs[i]);
 416                         if (rambits != 0)
 417                                 break;
 418                 }
 419
 420                 DRAMDRDYSetting(&DramAttr);
 421
 422                 Data = 0x80;    // this value is same with dev_init.c
 423                 pci_write_config8(PCI_DEV(0, 0, 4), 0xa3, Data);
 424                 pci_write_config8(PCI_DEV(0, 17, 7), 0x60, rambits << 2);
 425                 Data = pci_read_config8(MEMCTRL, 0x88);
 426                 pci_write_config8(PCI_DEV(0, 17, 7), 0xE5, Data);
 427
 428                 DRAMRegFinalValue(&DramAttr);   // I just copy this function from draminit to here!
 429                 SetUMARam();    // I just copy this function from draminit to here!
 430                 print_debug("Resume from S3, RAM init was ignored\n");
 431         } else {
 432                 ddr2_ram_setup();
 433                 ram_check(0, 640 * 1024);
 434         }
 435 #endif
 436         //ddr2_ram_setup();
 437         /*this line is the same with cx700 port . */
 438         enable_shadow_ram();
 439
 440         /*
 441            For coreboot most time of S3 resume is the same as normal boot, so some memory area under 1M become dirty,
 442            so before this happen, I need to backup the content of mem to top-mem.
 443            I will reserve the 1M top-men in LBIO table in coreboot_table.c and recovery the content of 1M-mem in wakeup.c
 444          */
 445 #if PAYLOAD_IS_SEABIOS==1       //
 446         if (boot_mode == 3) {
 447                 /*   some idea of Libo.Feng at amd.com in  http://www.coreboot.org/pipermail/coreboot/2008-December/043111.html
 448                    I want move the 1M data, I have to set some MTRRs myself. */
 449                 /* seting mtrr before back memoy save s3 resume time about 0.14 seconds */
 450                 /*because CAR stack use cache, and here to use cache , must be careful,
 451                    1 during these mtrr code, must no function call, (after this mtrr, I think it should be ok to use function)
 452                    2 before stack switch, no use variable that have value set before this
 453                    3 due to 2, take care of "cpu_reset", I directlly set it to ZERO.
 454                  */
 455                 u32 memtop = *(u32 *) WAKE_MEM_INFO;
 456                 u32 memtop1 = *(u32 *) WAKE_MEM_INFO - 0x100000;
 457                 u32 memtop2 = *(u32 *) WAKE_MEM_INFO - 0x200000;
 458                 u32 memtop3 =
 459                     *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000;
 460                 u32 memtop4 =
 461                     *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000 +
 462                     0xe0000;
 463                 /*      __asm__ volatile (
 464                    "movl    $0x204, %%ecx\n\t"
 465                    "xorl    %%edx, %%edx\n\t"
 466                    "movl     %0,%%eax\n\t"
 467                    "orl     $(0 | 6), %%eax\n\t"
 468                    "wrmsr\n\t"
 469
 470                    "movl    $0x205, %%ecx\n\t"
 471                    "xorl    %%edx, %%edx\n\t"
 472                    "movl   $0x100000,%%eax\n\t"
 473                    "decl                %%eax\n\t"
 474                    "notl                %%eax\n\t"
 475                    "orl    $(0 | 0x800), %%eax\n\t"
 476                    "wrmsr\n\t"
 477                    ::"g"(memtop2)
 478                    );
 479                    __asm__ volatile (
 480                    "movl    $0x206, %%ecx\n\t"
 481                    "xorl    %%edx, %%edx\n\t"
 482                    "movl     %0,%%eax\n\t"
 483                    "orl     $(0 | 6), %%eax\n\t"
 484                    "wrmsr\n\t"
 485
 486                    "movl    $0x207, %%ecx\n\t"
 487                    "xorl    %%edx, %%edx\n\t"
 488                    "movl   $0x100000,%%eax\n\t"
 489                    "decl                %%eax\n\t"
 490                    "notl                %%eax\n\t"
 491                    "orl    $(0 | 0x800), %%eax\n\t"
 492                    "wrmsr\n\t"
 493                    ::"g"(memtop1)
 494                    );
 495                    __asm__ volatile (
 496                    "movl    $0x208, %ecx\n\t"
 497                    "xorl    %edx, %edx\n\t"
 498                    "movl    $0,%eax\n\t"
 499                    "orl     $(0 | 6), %eax\n\t"
 500                    "wrmsr\n\t"
 501
 502                    "movl    $0x209, %ecx\n\t"
 503                    "xorl    %edx, %edx\n\t"
 504                    "movl     $0x100000,%eax\n\t"
 505                    "decl                %eax\n\t"
 506                    "notl                %eax\n\t"
 507                    "orl     $(0 | 0x800), %eax\n\t"
 508                    "wrmsr\n\t"
 509                    );
 510                  */
 511                 // WAKE_MEM_INFO is  inited in get_set_top_available_mem in tables.c
 512                 // these two memcpy not not be enabled if set the MTRR around this two lines.
 513                 /*__asm__ volatile (
 514                                 "movl    $0, %%esi\n\t"
 515         "movl    %0, %%edi\n\t"
 516         "movl    $0xa0000, %%ecx\n\t"
 517         "shrl    $2, %%ecx\n\t"
 518         "rep movsd\n\t"
 519         ::"g"(memtop3)
 520         );
 521         __asm__ volatile (
 522                                 "movl    $0xe0000, %%esi\n\t"
 523         "movl    %0, %%edi\n\t"
 524         "movl    $0x20000, %%ecx\n\t"
 525         "shrl    $2, %%ecx\n\t"
 526         "rep movsd\n\t"
 527         ::"g"(memtop4)
 528         );*/
 529                 print_debug("copy memory to high memory to protect s3 wakeup vector code \n");  //this can have function call, because no variable used before this
 530                 memcpy((unsigned char *) ((*(u32 *) WAKE_MEM_INFO) -
 531                                           64 * 1024 - 0x100000),
 532                        (unsigned char *) 0, 0xa0000);
 533                 memcpy((unsigned char *) ((*(u32 *) WAKE_MEM_INFO) -
 534                                           64 * 1024 - 0x100000 + 0xe0000),
 535                        (unsigned char *) 0xe0000, 0x20000);
 536
 537                 /* restore the MTRR previously modified. */
 538 /*              __asm__ volatile (
 539         "wbinvd\n\t"
 540         "xorl    %edx, %edx\n\t"
 541         "xorl    %eax, %eax\n\t"
 542         "movl    $0x204, %ecx\n\t"
 543         "wrmsr\n\t"
 544                                 "movl    $0x205, %ecx\n\t"
 545         "wrmsr\n\t"
 546                                 "movl    $0x206, %ecx\n\t"
 547         "wrmsr\n\t"
 548                                 "movl    $0x207, %ecx\n\t"
 549         "wrmsr\n\t"
 550                                 "movl    $0x208, %ecx\n\t"
 551         "wrmsr\n\t"
 552                                 "movl    $0x209, %ecx\n\t"
 553         "wrmsr\n\t"
 554                 );*/
 555         }
 556 #endif
 557 }