src/northbridge/intel/sch/northbridge.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <arch/io.h>
  22 #include <stdint.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <device/pci_ids.h>
  26 #include <device/hypertransport.h>
  27 #include <stdlib.h>
  28 #include <string.h>
  29 #include <bitops.h>
  30 #include <cpu/cpu.h>
  31 #include <boot/tables.h>
  32 #include "chip.h"
  33 #include "sch.h"
  34
  35 static int get_pcie_bar(u32 *base, u32 *len)
  36 {
  37         device_t dev;
  38         u32 pciexbar_reg;
  39
  40         dev = dev_find_slot(0, PCI_DEVFN(0, 0));
  41         if (!dev)
  42                 return 0;
  43
  44         // FIXME: determine at runtime
  45 #ifdef POULSBO_PRE_B1
  46         pciexbar_reg = sch_port_access_read(0,0,4);
  47 #else
  48         pciexbar_reg = sch_port_access_read(2,9,4);
  49 #endif
  50
  51         if (!(pciexbar_reg & (1 << 0)))
  52                 return 0;
  53
  54         switch ((pciexbar_reg >> 1) & 3) {
  55         case 0: // 256MB
  56                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28));
  57                 *len = 256 * 1024 * 1024;
  58                 return 1;
  59         case 1: // 128M
  60                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28)|(1 << 27));
  61                 *len = 128 * 1024 * 1024;
  62                 return 1;
  63         case 2: // 64M
  64                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28)|(1 << 27)|(1 << 26));
  65                 *len = 64 * 1024 * 1024;
  66                 return 1;
  67         }
  68
  69         return 0;
  70 }
  71
  72 /* IDG memory */
  73 uint64_t uma_memory_base=0, uma_memory_size=0;
  74
  75 static void add_fixed_resources(struct device *dev, int index)
  76 {
  77         struct resource *resource;
  78         u32 pcie_config_base, pcie_config_size;
  79
  80         printk(BIOS_DEBUG, "Adding UMA memory area\n");
  81         resource = new_resource(dev, index);
  82         resource->base = (resource_t) uma_memory_base;
  83         resource->size = (resource_t) uma_memory_size;
  84         resource->flags = IORESOURCE_MEM | IORESOURCE_RESERVE |
  85             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
  86
  87         if (get_pcie_bar(&pcie_config_base, &pcie_config_size)) {
  88                 printk(BIOS_DEBUG, "Adding PCIe config bar\n");
  89                 resource = new_resource(dev, index+1);
  90                 resource->base = (resource_t) pcie_config_base;
  91                 resource->size = (resource_t) pcie_config_size;
  92                 resource->flags = IORESOURCE_MEM | IORESOURCE_RESERVE |
  93                     IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
  94         }
  95
  96         printk(BIOS_DEBUG, "Adding CMC shadow area\n");
  97         resource = new_resource(dev, index+1);
  98         resource->base = (resource_t) CMC_SHADOW;
  99         resource->size = (resource_t) (64 * 1024);
 100         resource->flags = IORESOURCE_MEM | IORESOURCE_RESERVE |
 101             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 102 }
 103
 104
 105 #if CONFIG_WRITE_HIGH_TABLES==1
 106 #include <cbmem.h>
 107 #endif
 108
 109 static void pci_domain_set_resources(device_t dev)
 110 {
 111         uint32_t pci_tolm;
 112         uint8_t  reg8;
 113         uint16_t reg16;
 114         unsigned long long tomk, tolud;
 115         /* Can we find out how much memory we can use at most
 116          * this way?
 117          */
 118         pci_tolm = find_pci_tolm(dev->link_list);
 119         printk(BIOS_DEBUG, "pci_tolm: 0x%x\n", pci_tolm);
 120         printk(BIOS_SPEW, "Base of stolen memory: 0x%08x\n",
 121                     pci_read_config32(dev_find_slot(0, PCI_DEVFN(2, 0)), 0x5c));
 122
 123         tolud = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9c);
 124         printk(BIOS_SPEW, "Top of Low Used DRAM: 0x%08llx\n", tolud << 24);
 125
 126         tomk = tolud << 14;
 127
 128         /* Note: subtract IGD device and TSEG */
 129         reg8 = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9e);
 130         if (reg8 & 1)
 131          {
 132                 int tseg_size = 0;
 133                 printk(BIOS_DEBUG, "TSEG decoded, subtracting ");
 134                 reg8 >>= 1;
 135                 reg8 &= 3;
 136                 switch (reg8) {
 137                 case 0:
 138                         tseg_size = 1024;
 139                         break;  /* TSEG = 1M */
 140                 case 1:
 141                         tseg_size = 2048;
 142                         break;  /* TSEG = 2M */
 143                 case 2:
 144                         tseg_size = 8192;
 145                         break;  /* TSEG = 8M */
 146                 }
 147
 148                 printk(BIOS_DEBUG, "%dM\n", tseg_size >> 10);
 149                 tomk -= tseg_size;
 150         }
 151
 152         reg16 = pci_read_config16(dev_find_slot(0, PCI_DEVFN(0, 0)), GGC);
 153         if (!(reg16 & 2))
 154         {
 155                 int uma_size = 0;
 156                 printk(BIOS_DEBUG, "IGD decoded, subtracting ");
 157                 reg16 >>= 4;
 158                 reg16 &= 7;
 159                 switch (reg16)
 160                 {
 161                         case 1:
 162                                 uma_size = 1024;
 163                                 break;
 164                         case 2:
 165                                 uma_size = 4096;
 166                                 break;
 167                         case 3:
 168                                 uma_size = 8192;
 169                                 break;
 170                 }
 171                 printk(BIOS_DEBUG, "%dM UMA\n", uma_size >> 10);
 172                 tomk -= uma_size;
 173
 174                 /* For reserving UMA memory in the memory map */
 175                 uma_memory_base = tomk * 1024ULL;
 176                 uma_memory_size = uma_size * 1024ULL;
 177         }
 178
 179         /* The following needs to be 2 lines, otherwise the second
 180          * number is always 0
 181          */
 182         printk(BIOS_INFO, "Available memory: %dK", (uint32_t)tomk);
 183         printk(BIOS_INFO, " (%dM)\n", (uint32_t)(tomk >> 10));
 184
 185         /* Report the memory regions */
 186         ram_resource(dev, 3, 0, 640);
 187         ram_resource(dev, 4, 768, (tomk - 768));
 188         if (tomk > 4 * 1024 * 1024) {
 189                 ram_resource(dev, 5, 4096 * 1024, tomk - 4 * 1024 * 1024);
 190         }
 191
 192         add_fixed_resources(dev, 6);
 193
 194         assign_resources(dev->link_list);
 195
 196 #if CONFIG_WRITE_HIGH_TABLES==1
 197         /* Leave some space for ACPI, PIRQ and MP tables */
 198         high_tables_base = (tomk * 1024) - HIGH_MEMORY_SIZE;
 199         high_tables_size = HIGH_MEMORY_SIZE;
 200 #endif
 201 }
 202
 203         /* TODO We could determine how many PCIe busses we need in
 204          * the bar. For now that number is hardcoded to a max of 64.
 205          * See e7525/northbridge.c for an example.
 206          */
 207 static struct device_operations pci_domain_ops = {
 208         .read_resources   = pci_domain_read_resources,
 209         .set_resources    = pci_domain_set_resources,
 210         .enable_resources = NULL,
 211         .init             = NULL,
 212         .scan_bus         = pci_domain_scan_bus,
 213 #if CONFIG_MMCONF_SUPPORT_DEFAULT
 214         .ops_pci_bus      = &pci_ops_mmconf,
 215 #else
 216         .ops_pci_bus      = &pci_cf8_conf1,
 217 #endif
 218 };
 219
 220 static void mc_read_resources(device_t dev)
 221 {
 222         struct resource *resource;
 223
 224         pci_dev_read_resources(dev);
 225
 226         /* So, this is one of the big mysteries in the coreboot resource
 227          * allocator. This resource should make sure that the address space
 228          * of the PCIe memory mapped config space bar. But it does not.
 229          */
 230
 231         /* We use 0xcf as an unused index for our PCIe bar so that we find it again */
 232         resource = new_resource(dev, 0xcf);
 233         resource->flags =
 234             IORESOURCE_MEM | IORESOURCE_FIXED | IORESOURCE_STORED |
 235             IORESOURCE_ASSIGNED;
 236         get_pcie_bar((u32*)&resource->base, (u32*)&resource->size);
 237         printk(BIOS_DEBUG, "Adding PCIe enhanced config space BAR 0x%08lx-0x%08lx.\n",
 238                      (unsigned long)(resource->base), (unsigned long)(resource->base + resource->size));
 239 }
 240
 241 static void mc_set_resources(device_t dev)
 242 {
 243         struct resource *resource;
 244
 245         /* Report the PCIe BAR */
 246         resource = find_resource(dev, 0xcf);
 247         if (resource) {
 248                 report_resource_stored(dev, resource, "<mmconfig>");
 249         }
 250
 251         /* And call the normal set_resources */
 252         pci_dev_set_resources(dev);
 253 }
 254
 255 static void intel_set_subsystem(device_t dev, unsigned vendor, unsigned device)
 256 {
 257         if (!vendor || !device) {
 258                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 259                                 pci_read_config32(dev, PCI_VENDOR_ID));
 260         } else {
 261                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 262                                 ((device & 0xffff) << 16) | (vendor & 0xffff));
 263         }
 264 }
 265
 266 #if CONFIG_HAVE_ACPI_RESUME
 267 extern u8 acpi_slp_type;
 268
 269 static void northbridge_init(struct device *dev)
 270 {
 271         switch (pci_read_config32(dev, SKPAD)) {
 272         case 0xcafebabe:
 273                 printk(BIOS_DEBUG, "Normal boot.\n");
 274                 acpi_slp_type=0;
 275                 break;
 276         case 0xcafed00d:
 277                 printk(BIOS_DEBUG, "S3 Resume.\n");
 278                 acpi_slp_type=3;
 279                 break;
 280         default:
 281                 printk(BIOS_DEBUG, "Unknown boot method, assuming normal.\n");
 282                 acpi_slp_type=0;
 283                 break;
 284         }
 285 }
 286 #endif
 287
 288 static struct pci_operations intel_pci_ops = {
 289         .set_subsystem    = intel_set_subsystem,
 290 };
 291
 292 static struct device_operations mc_ops = {
 293         .read_resources   = mc_read_resources,
 294         .set_resources    = mc_set_resources,
 295         .enable_resources = pci_dev_enable_resources,
 296 #if CONFIG_HAVE_ACPI_RESUME
 297         .init             = northbridge_init,
 298 #endif
 299         .scan_bus         = 0,
 300         .ops_pci          = &intel_pci_ops,
 301 };
 302
 303 static const struct pci_driver mc_driver __pci_driver = {
 304         .ops    = &mc_ops,
 305         .vendor = PCI_VENDOR_ID_INTEL,
 306         .device = 0x8100,
 307 };
 308
 309 static void cpu_bus_init(device_t dev)
 310 {
 311         initialize_cpus(dev->link_list);
 312 }
 313
 314 static void cpu_bus_noop(device_t dev)
 315 {
 316 }
 317
 318 static struct device_operations cpu_bus_ops = {
 319         .read_resources   = cpu_bus_noop,
 320         .set_resources    = cpu_bus_noop,
 321         .enable_resources = cpu_bus_noop,
 322         .init             = cpu_bus_init,
 323         .scan_bus         = 0,
 324 };
 325
 326 static void enable_dev(device_t dev)
 327 {
 328         /* Set the operations if it is a special bus type */
 329         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
 330                 dev->ops = &pci_domain_ops;
 331         } else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
 332                 dev->ops = &cpu_bus_ops;
 333         }
 334 }
 335
 336 struct chip_operations northbridge_intel_sch_ops = {
 337         CHIP_NAME("Intel SCH Northbridge")
 338         .enable_dev = enable_dev,
 339 };