src/northbridge/intel/sch/northbridge.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <arch/io.h>
  22 #include <stdint.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <device/pci_ids.h>
  26 #include <device/hypertransport.h>
  27 #include <stdlib.h>
  28 #include <string.h>
  29 #include <bitops.h>
  30 #include <cpu/cpu.h>
  31 #include <boot/tables.h>
  32 #include <arch/acpi.h>
  33 #include "chip.h"
  34 #include "sch.h"
  35
  36 static int get_pcie_bar(u32 *base, u32 *len)
  37 {
  38         device_t dev;
  39         u32 pciexbar_reg;
  40
  41         dev = dev_find_slot(0, PCI_DEVFN(0, 0));
  42         if (!dev)
  43                 return 0;
  44
  45         /* FIXME: Determine at runtime. */
  46 #ifdef POULSBO_PRE_B1
  47         pciexbar_reg = sch_port_access_read(0, 0, 4);
  48 #else
  49         pciexbar_reg = sch_port_access_read(2, 9, 4);
  50 #endif
  51
  52         if (!(pciexbar_reg & (1 << 0)))
  53                 return 0;
  54
  55         switch ((pciexbar_reg >> 1) & 3) {
  56         case 0: /* 256MB */
  57                 *base = pciexbar_reg & ((1 << 31) | (1 << 30) | (1 << 29) |
  58                                         (1 << 28));
  59                 *len = 256 * 1024 * 1024;
  60                 return 1;
  61         case 1: /* 128M */
  62                 *base = pciexbar_reg & ((1 << 31) | (1 << 30) | (1 << 29) |
  63                                         (1 << 28) | (1 << 27));
  64                 *len = 128 * 1024 * 1024;
  65                 return 1;
  66         case 2: /* 64M */
  67                 *base = pciexbar_reg & ((1 << 31) | (1 << 30) | (1 << 29) |
  68                                         (1 << 28) | (1 << 27) | (1 << 26));
  69                 *len = 64 * 1024 * 1024;
  70                 return 1;
  71         }
  72
  73         return 0;
  74 }
  75
  76 /* IDG memory */
  77 u64 uma_memory_base = 0, uma_memory_size = 0;
  78
  79 static void add_fixed_resources(struct device *dev, int index)
  80 {
  81         struct resource *resource;
  82         u32 pcie_config_base, pcie_config_size;
  83
  84         printk(BIOS_DEBUG, "Adding UMA memory area\n");
  85         resource = new_resource(dev, index);
  86         resource->base = (resource_t) uma_memory_base;
  87         resource->size = (resource_t) uma_memory_size;
  88         resource->flags = IORESOURCE_MEM | IORESOURCE_RESERVE |
  89             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
  90
  91         if (get_pcie_bar(&pcie_config_base, &pcie_config_size)) {
  92                 printk(BIOS_DEBUG, "Adding PCIe config bar\n");
  93                 resource = new_resource(dev, index + 1);
  94                 resource->base = (resource_t) pcie_config_base;
  95                 resource->size = (resource_t) pcie_config_size;
  96                 resource->flags = IORESOURCE_MEM | IORESOURCE_RESERVE |
  97                     IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
  98         }
  99
 100         printk(BIOS_DEBUG, "Adding CMC shadow area\n");
 101         resource = new_resource(dev, index + 1);
 102         resource->base = (resource_t) CMC_SHADOW;
 103         resource->size = (resource_t) (64 * 1024);
 104         resource->flags = IORESOURCE_MEM | IORESOURCE_RESERVE |
 105             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 106 }
 107
 108 #if CONFIG_WRITE_HIGH_TABLES==1
 109 #include <cbmem.h>
 110 #endif
 111
 112 static void pci_domain_set_resources(device_t dev)
 113 {
 114         u32 pci_tolm;
 115         u8 reg8;
 116         u16 reg16;
 117         unsigned long long tomk, tolud;
 118
 119         /* Can we find out how much memory we can use at most this way? */
 120         pci_tolm = find_pci_tolm(dev->link_list);
 121         printk(BIOS_DEBUG, "pci_tolm: 0x%x\n", pci_tolm);
 122         printk(BIOS_SPEW, "Base of stolen memory: 0x%08x\n",
 123                pci_read_config32(dev_find_slot(0, PCI_DEVFN(2, 0)), 0x5c));
 124
 125         tolud = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9c);
 126         printk(BIOS_SPEW, "Top of Low Used DRAM: 0x%08llx\n", tolud << 24);
 127
 128         tomk = tolud << 14;
 129
 130         /* Note: subtract IGD device and TSEG. */
 131         reg8 = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9e);
 132         if (reg8 & 1) {
 133                 int tseg_size = 0;
 134                 printk(BIOS_DEBUG, "TSEG decoded, subtracting ");
 135                 reg8 >>= 1;
 136                 reg8 &= 3;
 137                 switch (reg8) {
 138                 case 0:
 139                         tseg_size = 1024; /* TSEG = 1M */
 140                         break;
 141                 case 1:
 142                         tseg_size = 2048; /* TSEG = 2M */
 143                         break;
 144                 case 2:
 145                         tseg_size = 8192; /* TSEG = 8M */
 146                         break;
 147                 }
 148
 149                 printk(BIOS_DEBUG, "%dM\n", tseg_size >> 10);
 150                 tomk -= tseg_size;
 151         }
 152
 153         reg16 = pci_read_config16(dev_find_slot(0, PCI_DEVFN(0, 0)), GGC);
 154         if (!(reg16 & 2)) {
 155                 int uma_size = 0;
 156                 printk(BIOS_DEBUG, "IGD decoded, subtracting ");
 157                 reg16 >>= 4;
 158                 reg16 &= 7;
 159                 switch (reg16) {
 160                 case 1:
 161                         uma_size = 1024;
 162                         break;
 163                 case 2:
 164                         uma_size = 4096;
 165                         break;
 166                 case 3:
 167                         uma_size = 8192;
 168                         break;
 169                 }
 170                 printk(BIOS_DEBUG, "%dM UMA\n", uma_size >> 10);
 171                 tomk -= uma_size;
 172
 173                 /* For reserving UMA memory in the memory map. */
 174                 uma_memory_base = tomk * 1024ULL;
 175                 uma_memory_size = uma_size * 1024ULL;
 176         }
 177
 178         /*
 179          * The following needs to be 2 lines, otherwise the second
 180          * number is always 0.
 181          */
 182         printk(BIOS_INFO, "Available memory: %dK", (u32) tomk);
 183         printk(BIOS_INFO, " (%dM)\n", (u32) (tomk >> 10));
 184
 185         /* Report the memory regions. */
 186         ram_resource(dev, 3, 0, 640);
 187         ram_resource(dev, 4, 768, (tomk - 768));
 188         if (tomk > 4 * 1024 * 1024)
 189                 ram_resource(dev, 5, 4096 * 1024, tomk - 4 * 1024 * 1024);
 190
 191         add_fixed_resources(dev, 6);
 192
 193         assign_resources(dev->link_list);
 194
 195 #if CONFIG_WRITE_HIGH_TABLES==1
 196         /* Leave some space for ACPI, PIRQ and MP tables. */
 197         high_tables_base = (tomk * 1024) - HIGH_MEMORY_SIZE;
 198         high_tables_size = HIGH_MEMORY_SIZE;
 199 #endif
 200 }
 201
 202 /*
 203  * TODO: We could determine how many PCIe busses we need in the bar. For now
 204  * that number is hardcoded to a max of 64.
 205  * See e7525/northbridge.c for an example.
 206  */
 207 static struct device_operations pci_domain_ops = {
 208         .read_resources         = pci_domain_read_resources,
 209         .set_resources          = pci_domain_set_resources,
 210         .enable_resources       = NULL,
 211         .init                   = NULL,
 212         .scan_bus               = pci_domain_scan_bus,
 213 #if CONFIG_MMCONF_SUPPORT_DEFAULT
 214         .ops_pci_bus            = &pci_ops_mmconf,
 215 #else
 216         .ops_pci_bus            = &pci_cf8_conf1,
 217 #endif
 218 };
 219
 220 static void mc_read_resources(device_t dev)
 221 {
 222         struct resource *resource;
 223
 224         pci_dev_read_resources(dev);
 225
 226         /*
 227          * So, this is one of the big mysteries in the coreboot resource
 228          * allocator. This resource should make sure that the address space
 229          * of the PCIe memory mapped config space bar. But it does not.
 230          */
 231
 232         /*
 233          * We use 0xcf as an unused index for our PCIe bar so that we find
 234          * it again.
 235          */
 236         resource = new_resource(dev, 0xcf);
 237         resource->flags = IORESOURCE_MEM | IORESOURCE_FIXED |
 238                           IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 239         get_pcie_bar((u32 *)&resource->base, (u32 *)&resource->size);
 240         printk(BIOS_DEBUG,
 241                "Adding PCIe enhanced config space BAR 0x%08lx-0x%08lx.\n",
 242                (unsigned long)(resource->base),
 243                (unsigned long)(resource->base + resource->size));
 244 }
 245
 246 static void mc_set_resources(device_t dev)
 247 {
 248         struct resource *resource;
 249
 250         /* Report the PCIe BAR. */
 251         resource = find_resource(dev, 0xcf);
 252         if (resource)
 253                 report_resource_stored(dev, resource, "<mmconfig>");
 254
 255         /* And call the normal set_resources. */
 256         pci_dev_set_resources(dev);
 257 }
 258
 259 static void intel_set_subsystem(device_t dev, unsigned vendor, unsigned device)
 260 {
 261         if (!vendor || !device) {
 262                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 263                                    pci_read_config32(dev, PCI_VENDOR_ID));
 264         } else {
 265                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 266                         ((device & 0xffff) << 16) | (vendor & 0xffff));
 267         }
 268 }
 269
 270 #if CONFIG_HAVE_ACPI_RESUME
 271 static void northbridge_init(struct device *dev)
 272 {
 273         switch (pci_read_config32(dev, SKPAD)) {
 274         case 0xcafebabe:
 275                 printk(BIOS_DEBUG, "Normal boot.\n");
 276                 acpi_slp_type = 0;
 277                 break;
 278         case 0xcafed00d:
 279                 printk(BIOS_DEBUG, "S3 Resume.\n");
 280                 acpi_slp_type = 3;
 281                 break;
 282         default:
 283                 printk(BIOS_DEBUG, "Unknown boot method, assuming normal.\n");
 284                 acpi_slp_type = 0;
 285                 break;
 286         }
 287 }
 288 #endif
 289
 290 static struct pci_operations intel_pci_ops = {
 291         .set_subsystem = intel_set_subsystem,
 292 };
 293
 294 static struct device_operations mc_ops = {
 295         .read_resources         = mc_read_resources,
 296         .set_resources          = mc_set_resources,
 297         .enable_resources       = pci_dev_enable_resources,
 298 #if CONFIG_HAVE_ACPI_RESUME
 299         .init                   = northbridge_init,
 300 #endif
 301         .scan_bus               = 0,
 302         .ops_pci                = &intel_pci_ops,
 303 };
 304
 305 static const struct pci_driver mc_driver __pci_driver = {
 306         .ops    = &mc_ops,
 307         .vendor = PCI_VENDOR_ID_INTEL,
 308         .device = 0x8100,
 309 };
 310
 311 static void cpu_bus_init(device_t dev)
 312 {
 313         initialize_cpus(dev->link_list);
 314 }
 315
 316 static void cpu_bus_noop(device_t dev)
 317 {
 318 }
 319
 320 static struct device_operations cpu_bus_ops = {
 321         .read_resources         = cpu_bus_noop,
 322         .set_resources          = cpu_bus_noop,
 323         .enable_resources       = cpu_bus_noop,
 324         .init                   = cpu_bus_init,
 325         .scan_bus               = 0,
 326 };
 327
 328 static void enable_dev(device_t dev)
 329 {
 330         /* Set the operations if it is a special bus type. */
 331         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
 332                 dev->ops = &pci_domain_ops;
 333         } else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
 334                 dev->ops = &cpu_bus_ops;
 335         }
 336 }
 337
 338 struct chip_operations northbridge_intel_sch_ops = {
 339         CHIP_NAME("Intel SCH Northbridge")
 340         .enable_dev = enable_dev,
 341 };