src/northbridge/intel/i945/northbridge.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <arch/io.h>
  22 #include <stdint.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <device/pci_ids.h>
  26 #include <device/hypertransport.h>
  27 #include <stdlib.h>
  28 #include <string.h>
  29 #include <bitops.h>
  30 #include <cpu/cpu.h>
  31 #include <boot/tables.h>
  32 #include "chip.h"
  33 #include "i945.h"
  34
  35 static int get_pcie_bar(u32 *base, u32 *len)
  36 {
  37         device_t dev;
  38         u32 pciexbar_reg;
  39
  40         *base = 0;
  41         *len = 0;
  42
  43         dev = dev_find_slot(0, PCI_DEVFN(0, 0));
  44         if (!dev)
  45                 return 0;
  46
  47         pciexbar_reg = pci_read_config32(dev, PCIEXBAR);
  48
  49         if (!(pciexbar_reg & (1 << 0)))
  50                 return 0;
  51
  52         switch ((pciexbar_reg >> 1) & 3) {
  53         case 0: // 256MB
  54                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28));
  55                 *len = 256 * 1024 * 1024;
  56                 return 1;
  57         case 1: // 128M
  58                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28)|(1 << 27));
  59                 *len = 128 * 1024 * 1024;
  60                 return 1;
  61         case 2: // 64M
  62                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28)|(1 << 27)|(1 << 26));
  63                 *len = 64 * 1024 * 1024;
  64                 return 1;
  65         }
  66
  67         return 0;
  68 }
  69
  70 /* IDG memory */
  71 uint64_t uma_memory_base=0, uma_memory_size=0;
  72
  73 static void add_fixed_resources(struct device *dev, int index)
  74 {
  75         struct resource *resource;
  76         u32 pcie_config_base, pcie_config_size;
  77
  78         printk(BIOS_DEBUG, "Adding UMA memory area\n");
  79         resource = new_resource(dev, index);
  80         resource->base = (resource_t) uma_memory_base;
  81         resource->size = (resource_t) uma_memory_size;
  82         resource->flags = IORESOURCE_MEM | IORESOURCE_RESERVE |
  83             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
  84
  85         if (get_pcie_bar(&pcie_config_base, &pcie_config_size)) {
  86                 printk(BIOS_DEBUG, "Adding PCIe config bar\n");
  87                 resource = new_resource(dev, index+1);
  88                 resource->base = (resource_t) pcie_config_base;
  89                 resource->size = (resource_t) pcie_config_size;
  90                 resource->flags = IORESOURCE_MEM | IORESOURCE_RESERVE |
  91                     IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
  92         }
  93 }
  94
  95 static void ram_resource(device_t dev, unsigned long index, unsigned long basek,
  96                          unsigned long sizek)
  97 {
  98         struct resource *resource;
  99
 100         resource = new_resource(dev, index);
 101         resource->base = ((resource_t) basek) << 10;
 102         resource->size = ((resource_t) sizek) << 10;
 103         resource->flags = IORESOURCE_MEM | IORESOURCE_CACHEABLE |
 104             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 105 }
 106
 107 static void tolm_test(void *gp, struct device *dev, struct resource *new)
 108 {
 109         struct resource **best_p = gp;
 110         struct resource *best;
 111         best = *best_p;
 112         if (!best || (best->base > new->base)) {
 113                 best = new;
 114         }
 115         *best_p = best;
 116 }
 117
 118 static uint32_t find_pci_tolm(struct bus *bus)
 119 {
 120         struct resource *min;
 121         uint32_t tolm;
 122         min = 0;
 123         search_bus_resources(bus, IORESOURCE_MEM, IORESOURCE_MEM, tolm_test,
 124                              &min);
 125         tolm = 0xffffffffUL;
 126         if (min && tolm > min->base) {
 127                 tolm = min->base;
 128         }
 129         return tolm;
 130 }
 131
 132 #if CONFIG_WRITE_HIGH_TABLES==1
 133 #define HIGH_TABLES_SIZE 1024   // maximum size of high tables in KB
 134 extern uint64_t high_tables_base, high_tables_size;
 135 #endif
 136
 137 static void pci_domain_set_resources(device_t dev)
 138 {
 139         uint32_t pci_tolm;
 140         uint8_t tolud, reg8;
 141         uint16_t reg16;
 142         unsigned long long tomk;
 143
 144         /* Can we find out how much memory we can use at most
 145          * this way?
 146          */
 147         pci_tolm = find_pci_tolm(dev->link_list);
 148         printk(BIOS_DEBUG, "pci_tolm: 0x%x\n", pci_tolm);
 149
 150         printk(BIOS_SPEW, "Base of stolen memory: 0x%08x\n",
 151                     pci_read_config32(dev_find_slot(0, PCI_DEVFN(2, 0)), 0x5c));
 152
 153         tolud = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9c);
 154         printk(BIOS_SPEW, "Top of Low Used DRAM: 0x%08x\n", tolud << 24);
 155
 156         tomk = tolud << 14;
 157
 158         /* Note: subtract IGD device and TSEG */
 159         reg8 = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9e);
 160         if (reg8 & 1) {
 161                 int tseg_size = 0;
 162                 printk(BIOS_DEBUG, "TSEG decoded, subtracting ");
 163                 reg8 >>= 1;
 164                 reg8 &= 3;
 165                 switch (reg8) {
 166                 case 0:
 167                         tseg_size = 1024;
 168                         break;  /* TSEG = 1M */
 169                 case 1:
 170                         tseg_size = 2048;
 171                         break;  /* TSEG = 2M */
 172                 case 2:
 173                         tseg_size = 8192;
 174                         break;  /* TSEG = 8M */
 175                 }
 176
 177                 printk(BIOS_DEBUG, "%dM\n", tseg_size >> 10);
 178                 tomk -= tseg_size;
 179         }
 180
 181         reg16 = pci_read_config16(dev_find_slot(0, PCI_DEVFN(0, 0)), GGC);
 182         if (!(reg16 & 2)) {
 183                 int uma_size = 0;
 184                 printk(BIOS_DEBUG, "IGD decoded, subtracting ");
 185                 reg16 >>= 4;
 186                 reg16 &= 7;
 187                 switch (reg16) {
 188                 case 1:
 189                         uma_size = 1024;
 190                         break;
 191                 case 3:
 192                         uma_size = 8192;
 193                         break;
 194                 }
 195
 196                 printk(BIOS_DEBUG, "%dM UMA\n", uma_size >> 10);
 197                 tomk -= uma_size;
 198
 199                 /* For reserving UMA memory in the memory map */
 200                 uma_memory_base = tomk * 1024ULL;
 201                 uma_memory_size = uma_size * 1024ULL;
 202         }
 203
 204         /* The following needs to be 2 lines, otherwise the second
 205          * number is always 0
 206          */
 207         printk(BIOS_INFO, "Available memory: %dK", (uint32_t)tomk);
 208         printk(BIOS_INFO, " (%dM)\n", (uint32_t)(tomk >> 10));
 209
 210         /* Report the memory regions */
 211         ram_resource(dev, 3, 0, 640);
 212         ram_resource(dev, 4, 768, (tomk - 768));
 213         if (tomk > 4 * 1024 * 1024) {
 214                 ram_resource(dev, 5, 4096 * 1024, tomk - 4 * 1024 * 1024);
 215         }
 216
 217         add_fixed_resources(dev, 6);
 218
 219         assign_resources(dev->link_list);
 220
 221 #if CONFIG_WRITE_HIGH_TABLES==1
 222         /* Leave some space for ACPI, PIRQ and MP tables */
 223         high_tables_base = (tomk - HIGH_TABLES_SIZE) * 1024;
 224         high_tables_size = HIGH_TABLES_SIZE * 1024;
 225 #endif
 226 }
 227
 228         /* TODO We could determine how many PCIe busses we need in
 229          * the bar. For now that number is hardcoded to a max of 64.
 230          * See e7525/northbridge.c for an example.
 231          */
 232 static struct device_operations pci_domain_ops = {
 233         .read_resources   = pci_domain_read_resources,
 234         .set_resources    = pci_domain_set_resources,
 235         .enable_resources = NULL,
 236         .init             = NULL,
 237         .scan_bus         = pci_domain_scan_bus,
 238 #if CONFIG_MMCONF_SUPPORT_DEFAULT
 239         .ops_pci_bus      = &pci_ops_mmconf,
 240 #else
 241         .ops_pci_bus      = &pci_cf8_conf1,
 242 #endif
 243 };
 244
 245 static void mc_read_resources(device_t dev)
 246 {
 247         struct resource *resource;
 248
 249         pci_dev_read_resources(dev);
 250
 251         /* So, this is one of the big mysteries in the coreboot resource
 252          * allocator. This resource should make sure that the address space
 253          * of the PCIe memory mapped config space bar. But it does not.
 254          */
 255
 256         /* We use 0xcf as an unused index for our PCIe bar so that we find it again */
 257         resource = new_resource(dev, 0xcf);
 258         resource->base = DEFAULT_PCIEXBAR;
 259         resource->size = 64 * 1024 * 1024;      /* 64MB hard coded PCIe config space */
 260         resource->flags =
 261             IORESOURCE_MEM | IORESOURCE_FIXED | IORESOURCE_STORED |
 262             IORESOURCE_ASSIGNED;
 263         printk(BIOS_DEBUG, "Adding PCIe enhanced config space BAR 0x%08lx-0x%08lx.\n",
 264                      (unsigned long)(resource->base), (unsigned long)(resource->base + resource->size));
 265 }
 266
 267 static void mc_set_resources(device_t dev)
 268 {
 269         struct resource *resource;
 270
 271         /* Report the PCIe BAR */
 272         resource = find_resource(dev, 0xcf);
 273         if (resource) {
 274                 report_resource_stored(dev, resource, "<mmconfig>");
 275         }
 276
 277         /* And call the normal set_resources */
 278         pci_dev_set_resources(dev);
 279 }
 280
 281 static void intel_set_subsystem(device_t dev, unsigned vendor, unsigned device)
 282 {
 283         if (!vendor || !device) {
 284                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 285                                 pci_read_config32(dev, PCI_VENDOR_ID));
 286         } else {
 287                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 288                                 ((device & 0xffff) << 16) | (vendor & 0xffff));
 289         }
 290 }
 291
 292 #if CONFIG_HAVE_ACPI_RESUME
 293 extern u8 acpi_slp_type;
 294
 295 static void northbridge_init(struct device *dev)
 296 {
 297         switch (pci_read_config32(dev, SKPAD)) {
 298         case 0xcafebabe:
 299                 printk(BIOS_DEBUG, "Normal boot.\n");
 300                 acpi_slp_type=0;
 301                 break;
 302         case 0xcafed00d:
 303                 printk(BIOS_DEBUG, "S3 Resume.\n");
 304                 acpi_slp_type=3;
 305                 break;
 306         default:
 307                 printk(BIOS_DEBUG, "Unknown boot method, assuming normal.\n");
 308                 acpi_slp_type=0;
 309                 break;
 310         }
 311 }
 312 #endif
 313
 314 static struct pci_operations intel_pci_ops = {
 315         .set_subsystem    = intel_set_subsystem,
 316 };
 317
 318 static struct device_operations mc_ops = {
 319         .read_resources   = mc_read_resources,
 320         .set_resources    = mc_set_resources,
 321         .enable_resources = pci_dev_enable_resources,
 322 #if CONFIG_HAVE_ACPI_RESUME
 323         .init             = northbridge_init,
 324 #endif
 325         .scan_bus         = 0,
 326         .ops_pci          = &intel_pci_ops,
 327 };
 328
 329 static const struct pci_driver mc_driver __pci_driver = {
 330         .ops    = &mc_ops,
 331         .vendor = PCI_VENDOR_ID_INTEL,
 332         .device = 0x27a0,
 333 };
 334
 335 static void cpu_bus_init(device_t dev)
 336 {
 337         initialize_cpus(dev->link_list);
 338 }
 339
 340 static void cpu_bus_noop(device_t dev)
 341 {
 342 }
 343
 344 static struct device_operations cpu_bus_ops = {
 345         .read_resources   = cpu_bus_noop,
 346         .set_resources    = cpu_bus_noop,
 347         .enable_resources = cpu_bus_noop,
 348         .init             = cpu_bus_init,
 349         .scan_bus         = 0,
 350 };
 351
 352 static void enable_dev(device_t dev)
 353 {
 354         /* Set the operations if it is a special bus type */
 355         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
 356                 dev->ops = &pci_domain_ops;
 357         } else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
 358                 dev->ops = &cpu_bus_ops;
 359         }
 360 }
 361
 362 struct chip_operations northbridge_intel_i945_ops = {
 363         CHIP_NAME("Intel i945 Northbridge")
 364         .enable_dev = enable_dev,
 365 };