src/northbridge/intel/i945/northbridge.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <arch/io.h>
  22 #include <stdint.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <device/pci_ids.h>
  26 #include <device/hypertransport.h>
  27 #include <stdlib.h>
  28 #include <string.h>
  29 #include <bitops.h>
  30 #include <cpu/cpu.h>
  31 #include <boot/tables.h>
  32 #include "chip.h"
  33 #include "i945.h"
  34 #include <arch/coreboot_tables.h>
  35
  36 static int get_pcie_bar(u32 *base, u32 *len)
  37 {
  38         device_t dev;
  39         u32 pciexbar_reg;
  40
  41         *base = 0;
  42         *len = 0;
  43
  44         dev = dev_find_slot(0, PCI_DEVFN(0, 0));
  45         if (!dev)
  46                 return 0;
  47
  48         pciexbar_reg = pci_read_config32(dev, PCIEXBAR);
  49
  50         if (!(pciexbar_reg & (1 << 0)))
  51                 return 0;
  52
  53         switch ((pciexbar_reg >> 1) & 3) {
  54         case 0: // 256MB
  55                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28));
  56                 *len = 256 * 1024 * 1024;
  57                 return 1;
  58         case 1: // 128M
  59                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28)|(1 << 27));
  60                 *len = 128 * 1024 * 1024;
  61                 return 1;
  62         case 2: // 64M
  63                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28)|(1 << 27)|(1 << 26));
  64                 *len = 64 * 1024 * 1024;
  65                 return 1;
  66         }
  67
  68         return 0;
  69 }
  70
  71 /* IDG memory */
  72 uint64_t uma_memory_base=0, uma_memory_size=0;
  73
  74 int add_northbridge_resources(struct lb_memory *mem)
  75 {
  76         u32 pcie_config_base, pcie_config_size;
  77
  78         printk(BIOS_DEBUG, "Adding UMA memory area\n");
  79         lb_add_memory_range(mem, LB_MEM_RESERVED,
  80                 uma_memory_base, uma_memory_size);
  81
  82         printk(BIOS_DEBUG, "Adding PCIe config bar\n");
  83         get_pcie_bar(&pcie_config_base, &pcie_config_size);
  84         lb_add_memory_range(mem, LB_MEM_RESERVED,
  85                 pcie_config_base, pcie_config_size);
  86
  87         return 0;
  88 }
  89
  90 static void ram_resource(device_t dev, unsigned long index, unsigned long basek,
  91                          unsigned long sizek)
  92 {
  93         struct resource *resource;
  94
  95         resource = new_resource(dev, index);
  96         resource->base = ((resource_t) basek) << 10;
  97         resource->size = ((resource_t) sizek) << 10;
  98         resource->flags = IORESOURCE_MEM | IORESOURCE_CACHEABLE |
  99             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 100 }
 101
 102 static void tolm_test(void *gp, struct device *dev, struct resource *new)
 103 {
 104         struct resource **best_p = gp;
 105         struct resource *best;
 106         best = *best_p;
 107         if (!best || (best->base > new->base)) {
 108                 best = new;
 109         }
 110         *best_p = best;
 111 }
 112
 113 static uint32_t find_pci_tolm(struct bus *bus)
 114 {
 115         struct resource *min;
 116         uint32_t tolm;
 117         min = 0;
 118         search_bus_resources(bus, IORESOURCE_MEM, IORESOURCE_MEM, tolm_test,
 119                              &min);
 120         tolm = 0xffffffffUL;
 121         if (min && tolm > min->base) {
 122                 tolm = min->base;
 123         }
 124         return tolm;
 125 }
 126
 127 #if CONFIG_WRITE_HIGH_TABLES==1
 128 #define HIGH_TABLES_SIZE 1024   // maximum size of high tables in KB
 129 extern uint64_t high_tables_base, high_tables_size;
 130 #endif
 131
 132 static void pci_domain_set_resources(device_t dev)
 133 {
 134         uint32_t pci_tolm;
 135         uint8_t tolud, reg8;
 136         uint16_t reg16;
 137         unsigned long long tomk;
 138
 139         /* Can we find out how much memory we can use at most
 140          * this way?
 141          */
 142         pci_tolm = find_pci_tolm(&dev->link[0]);
 143         printk(BIOS_DEBUG, "pci_tolm: 0x%x\n", pci_tolm);
 144
 145         printk(BIOS_SPEW, "Base of stolen memory: 0x%08x\n",
 146                     pci_read_config32(dev_find_slot(0, PCI_DEVFN(2, 0)), 0x5c));
 147
 148         tolud = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9c);
 149         printk(BIOS_SPEW, "Top of Low Used DRAM: 0x%08x\n", tolud << 24);
 150
 151         tomk = tolud << 14;
 152
 153         /* Note: subtract IGD device and TSEG */
 154         reg8 = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9e);
 155         if (reg8 & 1) {
 156                 int tseg_size = 0;
 157                 printk(BIOS_DEBUG, "TSEG decoded, subtracting ");
 158                 reg8 >>= 1;
 159                 reg8 &= 3;
 160                 switch (reg8) {
 161                 case 0:
 162                         tseg_size = 1024;
 163                         break;  /* TSEG = 1M */
 164                 case 1:
 165                         tseg_size = 2048;
 166                         break;  /* TSEG = 2M */
 167                 case 2:
 168                         tseg_size = 8192;
 169                         break;  /* TSEG = 8M */
 170                 }
 171
 172                 printk(BIOS_DEBUG, "%dM\n", tseg_size >> 10);
 173                 tomk -= tseg_size;
 174         }
 175
 176         reg16 = pci_read_config16(dev_find_slot(0, PCI_DEVFN(0, 0)), GGC);
 177         if (!(reg16 & 2)) {
 178                 int uma_size = 0;
 179                 printk(BIOS_DEBUG, "IGD decoded, subtracting ");
 180                 reg16 >>= 4;
 181                 reg16 &= 7;
 182                 switch (reg16) {
 183                 case 1:
 184                         uma_size = 1024;
 185                         break;
 186                 case 3:
 187                         uma_size = 8192;
 188                         break;
 189                 }
 190
 191                 printk(BIOS_DEBUG, "%dM UMA\n", uma_size >> 10);
 192                 tomk -= uma_size;
 193
 194                 /* For reserving UMA memory in the memory map */
 195                 uma_memory_base = tomk * 1024ULL;
 196                 uma_memory_size = uma_size * 1024ULL;
 197         }
 198
 199         /* The following needs to be 2 lines, otherwise the second
 200          * number is always 0
 201          */
 202         printk(BIOS_INFO, "Available memory: %dK", (uint32_t)tomk);
 203         printk(BIOS_INFO, " (%dM)\n", (uint32_t)(tomk >> 10));
 204
 205         /* Report the memory regions */
 206         ram_resource(dev, 3, 0, 640);
 207         ram_resource(dev, 4, 768, (tomk - 768));
 208         if (tomk > 4 * 1024 * 1024) {
 209                 ram_resource(dev, 5, 4096 * 1024, tomk - 4 * 1024 * 1024);
 210         }
 211
 212         assign_resources(&dev->link[0]);
 213
 214 #if CONFIG_WRITE_HIGH_TABLES==1
 215         /* Leave some space for ACPI, PIRQ and MP tables */
 216         high_tables_base = (tomk - HIGH_TABLES_SIZE) * 1024;
 217         high_tables_size = HIGH_TABLES_SIZE * 1024;
 218 #endif
 219 }
 220
 221         /* TODO We could determine how many PCIe busses we need in
 222          * the bar. For now that number is hardcoded to a max of 64.
 223          * See e7525/northbridge.c for an example.
 224          */
 225 static struct device_operations pci_domain_ops = {
 226         .read_resources   = pci_domain_read_resources,
 227         .set_resources    = pci_domain_set_resources,
 228         .enable_resources = enable_childrens_resources,
 229         .init             = 0,
 230         .scan_bus         = pci_domain_scan_bus,
 231 #if CONFIG_MMCONF_SUPPORT_DEFAULT
 232         .ops_pci_bus      = &pci_ops_mmconf,
 233 #else
 234         .ops_pci_bus      = &pci_cf8_conf1,
 235 #endif
 236 };
 237
 238 static void mc_read_resources(device_t dev)
 239 {
 240         struct resource *resource;
 241
 242         pci_dev_read_resources(dev);
 243
 244         /* So, this is one of the big mysteries in the coreboot resource
 245          * allocator. This resource should make sure that the address space
 246          * of the PCIe memory mapped config space bar. But it does not.
 247          */
 248
 249         /* We use 0xcf as an unused index for our PCIe bar so that we find it again */
 250         resource = new_resource(dev, 0xcf);
 251         resource->base = DEFAULT_PCIEXBAR;
 252         resource->size = 64 * 1024 * 1024;      /* 64MB hard coded PCIe config space */
 253         resource->flags =
 254             IORESOURCE_MEM | IORESOURCE_FIXED | IORESOURCE_STORED |
 255             IORESOURCE_ASSIGNED;
 256         printk(BIOS_DEBUG, "Adding PCIe enhanced config space BAR 0x%08lx-0x%08lx.\n",
 257                      (unsigned long)(resource->base), (unsigned long)(resource->base + resource->size));
 258 }
 259
 260 static void mc_set_resources(device_t dev)
 261 {
 262         struct resource *resource;
 263
 264         /* Report the PCIe BAR */
 265         resource = find_resource(dev, 0xcf);
 266         if (resource) {
 267                 report_resource_stored(dev, resource, "<mmconfig>");
 268         }
 269
 270         /* And call the normal set_resources */
 271         pci_dev_set_resources(dev);
 272 }
 273
 274 static void intel_set_subsystem(device_t dev, unsigned vendor, unsigned device)
 275 {
 276         if (!vendor || !device) {
 277                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 278                                 pci_read_config32(dev, PCI_VENDOR_ID));
 279         } else {
 280                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 281                                 ((device & 0xffff) << 16) | (vendor & 0xffff));
 282         }
 283 }
 284
 285 #if CONFIG_HAVE_ACPI_RESUME
 286 extern u8 acpi_slp_type;
 287
 288 static void northbridge_init(struct device *dev)
 289 {
 290         switch (pci_read_config32(dev, SKPAD)) {
 291         case 0xcafebabe:
 292                 printk(BIOS_DEBUG, "Normal boot.\n");
 293                 acpi_slp_type=0;
 294                 break;
 295         case 0xcafed00d:
 296                 printk(BIOS_DEBUG, "S3 Resume.\n");
 297                 acpi_slp_type=3;
 298                 break;
 299         default:
 300                 printk(BIOS_DEBUG, "Unknown boot method, assuming normal.\n");
 301                 acpi_slp_type=0;
 302                 break;
 303         }
 304 }
 305 #endif
 306
 307 static struct pci_operations intel_pci_ops = {
 308         .set_subsystem    = intel_set_subsystem,
 309 };
 310
 311 static struct device_operations mc_ops = {
 312         .read_resources   = mc_read_resources,
 313         .set_resources    = mc_set_resources,
 314         .enable_resources = pci_dev_enable_resources,
 315 #if CONFIG_HAVE_ACPI_RESUME
 316         .init             = northbridge_init,
 317 #endif
 318         .scan_bus         = 0,
 319         .ops_pci          = &intel_pci_ops,
 320 };
 321
 322 static const struct pci_driver mc_driver __pci_driver = {
 323         .ops    = &mc_ops,
 324         .vendor = PCI_VENDOR_ID_INTEL,
 325         .device = 0x27a0,
 326 };
 327
 328 static void cpu_bus_init(device_t dev)
 329 {
 330         initialize_cpus(&dev->link[0]);
 331 }
 332
 333 static void cpu_bus_noop(device_t dev)
 334 {
 335 }
 336
 337 static struct device_operations cpu_bus_ops = {
 338         .read_resources   = cpu_bus_noop,
 339         .set_resources    = cpu_bus_noop,
 340         .enable_resources = cpu_bus_noop,
 341         .init             = cpu_bus_init,
 342         .scan_bus         = 0,
 343 };
 344
 345 static void enable_dev(device_t dev)
 346 {
 347         /* Set the operations if it is a special bus type */
 348         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
 349                 dev->ops = &pci_domain_ops;
 350         } else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
 351                 dev->ops = &cpu_bus_ops;
 352         }
 353 }
 354
 355 struct chip_operations northbridge_intel_i945_ops = {
 356         CHIP_NAME("Intel i945 Northbridge")
 357         .enable_dev = enable_dev,
 358 };