src/northbridge/intel/i82810/raminit.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 Uwe Hermann <uwe@hermann-uwe.de>
   5  * Copyright (C) 2007 Corey Osgood <corey.osgood@gmail.com>
   6  * Copyright (C) 2008-2009 Elia Yehuda <z4ziggy@gmail.com>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  21  */
  22
  23 #include <spd.h>
  24 #include <delay.h>
  25 #include "i82810.h"
  26
  27 /*-----------------------------------------------------------------------------
  28 Macros and definitions.
  29 -----------------------------------------------------------------------------*/
  30
  31 /* Debugging macros. */
  32 #define HAVE_ENOUGH_REGISTERS   0 /* Don't have enough registers to compile all
  33                                    * debugging code with ROMCC
  34                                    */
  35 #if CONFIG_DEBUG_RAM_SETUP
  36 #define PRINT_DEBUG(x)          print_debug(x)
  37 #define PRINT_DEBUG_HEX8(x)     print_debug_hex8(x)
  38 #define PRINT_DEBUG_HEX16(x)    print_debug_hex16(x)
  39 #define PRINT_DEBUG_HEX32(x)    print_debug_hex32(x)
  40 // no dump_pci_device in src/northbridge/intel/i82810/
  41 // #define DUMPNORTH()          dump_pci_device(PCI_DEV(0, 0, 0))
  42 #define DUMPNORTH()
  43 #else
  44 #define PRINT_DEBUG(x)
  45 #define PRINT_DEBUG_HEX8(x)
  46 #define PRINT_DEBUG_HEX16(x)
  47 #define PRINT_DEBUG_HEX32(x)
  48 #define DUMPNORTH()
  49 #endif
  50
  51 /* DRAMT[7:5] - SDRAM Mode Select (SMS). */
  52 #define RAM_COMMAND_SELF_REFRESH 0x0 /* Disable refresh */
  53 #define RAM_COMMAND_NORMAL       0x1 /* Refresh: 15.6/11.7us for 100/133MHz */
  54 #define RAM_COMMAND_NORMAL_FR    0x2 /* Refresh: 7.8/5.85us for 100/133MHz */
  55 #define RAM_COMMAND_NOP          0x4 /* NOP command */
  56 #define RAM_COMMAND_PRECHARGE    0x5 /* All bank precharge */
  57 #define RAM_COMMAND_MRS          0x6 /* Mode register set */
  58 #define RAM_COMMAND_CBR          0x7 /* CBR */
  59
  60 /*
  61  * This table is used to translate the value read from SPD Byte 31 to a value
  62  * the northbridge can understand in DRP, aka Rx52[7:4], [3:0]. Where most
  63  * northbridges have some sort of simple calculation that can be done for this,
  64  * I haven't yet figured out one for this northbridge. Until someone does,
  65  * this table is necessary.
  66  */
  67 static const u8 translate_spd_to_i82810[] = {
  68         /* Note: 4MB sizes are not supported, so dual-sided DIMMs with a 4MB
  69          * side can't be either, at least for now.
  70          */
  71         /* TODO: For above case, only use the other side if > 4MB, and get some
  72          * of these DIMMs to test it with. Same for unsupported 128/x sizes.
  73          */
  74
  75                 /*   SPD Byte 31        Memory Size [Side 1/2]  */
  76         0xff,   /*      0x01            No memory       */
  77         0xff,   /*      0x01             4/0            */
  78         0x01,   /*      0x02             8/0            */
  79         0xff,   /*      0x03             8/4            */
  80         0x04,   /*      0x04            16/0 or 16      */
  81         0xff,   /*      0x05            16/4            */
  82         0x05,   /*      0x06            16/8            */
  83         0xff,   /*      0x07            Invalid         */
  84         0x07,   /*      0x08            32/0 or 32      */
  85         0xff,   /*      0x09            32/4            */
  86         0xff,   /*      0x0A            32/8            */
  87         0xff,   /*      0x0B            Invalid         */
  88         0x08,   /*      0x0C            32/16           */
  89         0xff, 0xff, 0xff, /* 0x0D-0F    Invalid         */
  90         0x0a,   /*      0x10            64/0 or 64      */
  91         0xff,   /*      0x11            64/4            */
  92         0xff,   /*      0x12            64/8            */
  93         0xff,   /*      0x13            Invalid         */
  94         0xff,   /*      0x14            64/16           */
  95         0xff, 0xff, 0xff, /* 0x15-17    Invalid         */
  96         0x0b,   /*      0x18            64/32           */
  97         0xff, 0xff, 0xff, 0xff, 0xff, 0xff, 0xff, /* 0x19-1f Invalid */
  98         0x0d,   /*      0x20            128/0 or 128    */
  99         /* These configurations are not supported by the i810 */
 100         0xff,   /*      0x21            128/4           */
 101         0xff,   /*      0x22            128/8           */
 102         0xff,   /*      0x23            Invalid         */
 103         0xff,   /*      0x24            128/16          */
 104         0xff, 0xff, 0xff, /* 0x25-27    Invalid         */
 105         0xff,   /*      0x28            128/32          */
 106         0xff, 0xff, 0xff, 0xff, 0xff, 0xff, 0xff, /* 0x29-2f Invalid */
 107         0x0e,   /*      0x30            128/64          */
 108         0xff, 0xff, 0xff, 0xff, 0xff, 0xff, 0xff, 0xff, 0xff, 0xff, 0xff, 0xff,
 109         0xff, 0xff, 0xff, /* 0x31-3f    Invalid         */
 110         0x0f,   /*      0x40            256/0 or 256    */
 111         /* Anything larger is not supported by the 82810. */
 112 };
 113
 114 /*
 115  * Table which returns the RAM size in MB when fed the DRP[7:4] or [3:0] value.
 116  * Note that 2 is a value which the DRP should never be programmed to.
 117  * Some size values appear twice, due to single-sided vs dual-sided banks.
 118  */
 119 static const u16 translate_i82810_to_mb[] = {
 120 /* DRP  0  1 (2) 3   4   5   6   7   8   9   A   B   C    D    E    F */
 121 /* MB */0, 8, 0, 16, 16, 24, 32, 32, 48, 64, 64, 96, 128, 128, 192, 256,
 122 };
 123
 124 /* Size of bank#0 for dual-sided DIMMs */
 125 static const u8 translate_i82810_to_bank[] = {
 126 /* DRP  0  1 (2) 3  4  5   6   7  8   9   A  B   C   D  E    F */
 127 /* MB */0, 0, 0, 8, 0, 16, 16, 0, 32, 32, 0, 64, 64, 0, 128, 128,
 128 };
 129
 130 struct dimm_info {
 131         u8 ds;          /* dual-sided */
 132         u8 ss;          /* single-sided */
 133         u8 size;
 134 };
 135
 136 /*-----------------------------------------------------------------------------
 137 SDRAM configuration functions.
 138 -----------------------------------------------------------------------------*/
 139
 140 /**
 141  * Send the specified RAM command to all DIMMs.
 142  *
 143  * @param The RAM command to send to the DIMM(s).
 144  */
 145 static void do_ram_command(u8 command)
 146 {
 147         u32 addr, addr_offset;
 148         u16 dimm_size, dimm_start, dimm_bank;
 149         u8 reg8, drp;
 150         int i, caslatency;
 151
 152         /* Configure the RAM command. */
 153         reg8 = pci_read_config8(PCI_DEV(0, 0, 0), DRAMT);
 154         reg8 &= 0x1f;           /* Clear bits 7-5. */
 155         reg8 |= command << 5;
 156         pci_write_config8(PCI_DEV(0, 0, 0), DRAMT, reg8);
 157
 158         /*
 159          * RAM_COMMAND_NORMAL affects only the memory controller and
 160          * doesn't need to be "sent" to the DIMMs.
 161          */
 162         if (command == RAM_COMMAND_NORMAL)
 163                 return;
 164
 165         dimm_start = 0;
 166         for (i = 0; i < DIMM_SOCKETS; i++) {
 167                 /*
 168                  * Calculate the address offset where we need to "send" the
 169                  * DIMM command to. For most commands the offset is 0, only
 170                  * RAM_COMMAND_MRS needs special values, see below.
 171                  * The final address offset bits depend on three things:
 172                  *
 173                  *  (1) Some hardcoded values specified in the datasheet.
 174                  *  (2) Which CAS latency we will use/set. This is the SMAA[4]
 175                  *      bit, which is 1 for CL3, and 0 for CL2. The bitstring
 176                  *      so far has the form '00000001X1010', X being SMAA[4].
 177                  *  (3) The DIMM to which we want to send the command. For
 178                  *      DIMM0 no special handling is needed, but for DIMM1 we
 179                  *      must invert the four bits SMAA[7:4] (see datasheet).
 180                  *
 181                  * Finally, the bitstring has to be shifted 3 bits to the left.
 182                  * See i810 datasheet pages 43, 85, and 86 for details.
 183                  */
 184                 addr_offset = 0;
 185                 caslatency = 3; /* TODO: Dynamically get CAS latency later. */
 186                 if (i == 0 && command == RAM_COMMAND_MRS && caslatency == 3)
 187                         addr_offset = 0x1d0; /* DIMM0, CL3, 0000111010000 */
 188                 if (i == 1 && command == RAM_COMMAND_MRS && caslatency == 3)
 189                         addr_offset = 0x650; /* DIMM1, CL3, 0011001010000 */
 190                 if (i == 0 && command == RAM_COMMAND_MRS && caslatency == 2)
 191                         addr_offset = 0x150; /* DIMM0, CL2, 0000101010000 */
 192                 if (i == 1 && command == RAM_COMMAND_MRS && caslatency == 2)
 193                         addr_offset = 0x1a0; /* DIMM1, CL2, 0000110100000 */
 194
 195                 drp = pci_read_config8(PCI_DEV(0, 0, 0), DRP);
 196                 drp = (drp >> (i * 4)) & 0x0f;
 197
 198                 dimm_size = translate_i82810_to_mb[drp];
 199                 if (dimm_size) {
 200                         addr = (dimm_start * 1024 * 1024) + addr_offset;
 201 #if HAVE_ENOUGH_REGISTERS
 202                         PRINT_DEBUG("    Sending RAM command 0x");
 203                         PRINT_DEBUG_HEX8(reg8);
 204                         PRINT_DEBUG(" to 0x");
 205                         PRINT_DEBUG_HEX32(addr);
 206                         PRINT_DEBUG("\n");
 207 #endif
 208
 209                         read32(addr);
 210                 }
 211
 212                 dimm_bank = translate_i82810_to_bank[drp];
 213                 if (dimm_bank) {
 214                         addr = ((dimm_start + dimm_bank) * 1024 * 1024) + addr_offset;
 215 #if HAVE_ENOUGH_REGISTERS
 216                         PRINT_DEBUG("    Sending RAM command 0x");
 217                         PRINT_DEBUG_HEX8(reg8);
 218                         PRINT_DEBUG(" to 0x");
 219                         PRINT_DEBUG_HEX32(addr);
 220                         PRINT_DEBUG("\n");
 221 #endif
 222                         read32(addr);
 223                 }
 224
 225                 dimm_start += dimm_size;
 226         }
 227 }
 228
 229 /*-----------------------------------------------------------------------------
 230 DIMM-independant configuration functions.
 231 -----------------------------------------------------------------------------*/
 232
 233 /*
 234  * Set DRP - DRAM Row Population Register (Device 0).
 235  */
 236 static void spd_set_dram_size(void)
 237 {
 238         /* The variables drp and dimm_size have to be ints since all the
 239          * SMBus-related functions return ints, and its just easier this way.
 240          */
 241         int i, drp, dimm_size;
 242
 243         drp = 0x00;
 244
 245         for (i = 0; i < DIMM_SOCKETS; i++) {
 246                 /* First check if a DIMM is actually present. */
 247                 if (smbus_read_byte(DIMM_SPD_BASE + i, 2) == 4) {
 248                         print_debug("Found DIMM in slot ");
 249                         print_debug_hex8(i);
 250                         print_debug("\n");
 251
 252                         dimm_size = smbus_read_byte(DIMM_SPD_BASE + i, 31);
 253
 254                         /* WISHLIST: would be nice to display it as decimal? */
 255                         print_debug("DIMM is 0x");
 256                         print_debug_hex8(dimm_size * 4);
 257                         print_debug("MB\n");
 258
 259                         /* The i810 can't handle DIMMs larger than 128MB per
 260                          * side. This will fail if the DIMM uses a
 261                          * non-supported DRAM tech, and can't be used until
 262                          * buffers are done dynamically.
 263                          * Note: the factory BIOS just dies if it spots this :D
 264                          */
 265                         if (dimm_size > 32) {
 266                                 print_err("DIMM row sizes larger than 128MB not"
 267                                           "supported on i810\n");
 268                                 print_err
 269                                     ("Attempting to treat as 128MB DIMM\n");
 270                                 dimm_size = 32;
 271                         }
 272
 273                         /* This array is provided in raminit.h, because it got
 274                          * extremely messy. The above way is cleaner, but
 275                          * doesn't support any asymetrical/odd configurations.
 276                          */
 277                         dimm_size = translate_spd_to_i82810[dimm_size];
 278
 279                         print_debug("After translation, dimm_size is 0x");
 280                         print_debug_hex8(dimm_size);
 281                         print_debug("\n");
 282
 283                         /* If the DIMM is dual-sided, the DRP value is +2 */
 284                         /* TODO: Figure out asymetrical configurations. */
 285                         if ((smbus_read_byte(DIMM_SPD_BASE + i, 127) | 0xf) ==
 286                             0xff) {
 287                                 print_debug("DIMM is dual-sided\n");
 288                                 dimm_size += 2;
 289                         }
 290                 } else {
 291                         print_debug("No DIMM found in slot ");
 292                         print_debug_hex8(i);
 293                         print_debug("\n");
 294
 295                         /* If there's no DIMM in the slot, set value to 0. */
 296                         dimm_size = 0x00;
 297                 }
 298
 299                 /* Put in dimm_size to reflect the current DIMM. */
 300                 drp |= dimm_size << (i * 4);
 301         }
 302
 303         print_debug("DRP calculated to 0x");
 304         print_debug_hex8(drp);
 305         print_debug("\n");
 306
 307         pci_write_config8(PCI_DEV(0, 0, 0), DRP, drp);
 308 }
 309
 310 static void set_dram_timing(void)
 311 {
 312         /* TODO, for now using default, hopefully safe values. */
 313         // pci_write_config8(PCI_DEV(0, 0, 0), DRAMT, 0x00);
 314 }
 315
 316 /*
 317  * TODO: BUFF_SC needs to be set according to the DRAM tech (x8, x16,
 318  * or x32), but the datasheet doesn't list all the details. Currently, it
 319  * needs to be pulled from the output of 'lspci -xxx Rx92'.
 320  *
 321  * Common results (tested on actual hardware) are:
 322  *
 323  * (DRP: c = 128MB dual sided, d = 128MB single sided, f = 256MB dual sided)
 324  *
 325  * BUFF_SC  TOM     DRP    DIMM0                DIMM1
 326  * ----------------------------------------------------------------------------
 327  * 0x3356   128MB   0x0c   128MB dual-sided     -
 328  * 0xcc56   128MB   0xc0   -                    128MB dual-sided
 329  * 0x77da   128MB   0x0d   128MB single-sided   -
 330  * 0xddda   128MB   0xd0   -                    128MB single-sided
 331  * 0x0001   256MB   0xcc   128MB dual-sided     128MB dual-sided
 332  * 0x55c6   256MB   0xdd   128MB single-sided   128MB single-sided
 333  * 0x4445   256MB   0xcd   128MB single-sided   128MB dual-sided
 334  * 0x1145   256MB   0xdc   128MB dual-sided     128MB single-sided
 335  * 0x3356   256MB   0x0f   256MB dual-sided     -
 336  * 0xcc56   256MB   0xf0   -                    256MB dual-sided
 337  * 0x0001   384MB   0xcf   256MB dual-sided     128MB dual-sided
 338  * 0x0001   384MB   0xfc   128MB dual-sided     256MB dual-sided
 339  * 0x1145   384MB   0xdf   256MB dual-sided     128MB single-sided
 340  * 0x4445   384MB   0xfd   128MB single-sided   256MB dual-sided
 341  * 0x0001   512MB   0xff   256MB dual-sided     256MB dual-sided
 342  *
 343  * See also:
 344  * http://www.coreboot.org/pipermail/coreboot/2009-May/047966.html
 345  */
 346 static void set_dram_buffer_strength(void)
 347 {
 348         struct dimm_info d0, d1;
 349         u16 buff_sc;
 350
 351         /* Check first slot. */
 352         d0.size = d0.ds = d0.ss = 0;
 353         if (smbus_read_byte(DIMM_SPD_BASE, SPD_MEMORY_TYPE)
 354             == SPD_MEMORY_TYPE_SDRAM) {
 355                 d0.size = smbus_read_byte(DIMM_SPD_BASE, SPD_BANK_DENSITY);
 356                 d0.ds = smbus_read_byte(DIMM_SPD_BASE, SPD_NUM_DIMM_BANKS) > 1;
 357                 d0.ss = !d0.ds;
 358         }
 359
 360         /* Check second slot. */
 361         d1.size = d1.ds = d1.ss = 0;
 362         if (smbus_read_byte(DIMM_SPD_BASE + 1, SPD_MEMORY_TYPE)
 363             == SPD_MEMORY_TYPE_SDRAM) {
 364                 d1.size = smbus_read_byte(DIMM_SPD_BASE + 1, SPD_BANK_DENSITY);
 365                 d1.ds = smbus_read_byte(DIMM_SPD_BASE + 1,
 366                                         SPD_NUM_DIMM_BANKS) > 1;
 367                 d1.ss = !d1.ds;
 368         }
 369
 370         buff_sc = 0;
 371
 372         /* Tame the beast... */
 373         if ((d0.ds && d1.ds) || (d0.ds && d1.ss) || (d0.ss && d1.ds))
 374                 buff_sc |= 1;
 375         if ((d0.size && !d1.size) || (!d0.size && d1.size) || (d0.ss && d1.ss))
 376                 buff_sc |= 1 << 1;
 377         if ((d0.ds && !d1.size) || (!d0.size && d1.ds) || (d0.ss && d1.ss)
 378            || (d0.ds && d1.ss) || (d0.ss && d1.ds))
 379                 buff_sc |= 1 << 2;
 380         if ((d0.ss && !d1.size) || (!d0.size && d1.ss))
 381                 buff_sc |= 1 << 3;
 382         if ((d0.size && !d1.size) || (!d0.size && d1.size))
 383                 buff_sc |= 1 << 4;
 384         if ((d0.ds && !d1.size) || (!d0.size && d1.ds) || (d0.ds && d1.ss)
 385            || (d0.ss && d1.ds))
 386                 buff_sc |= 1 << 6;
 387         if ((d0.ss && !d1.size) || (!d0.size && d1.ss) || (d0.ss && d1.ss))
 388                 buff_sc |= 3 << 6;
 389         if ((!d0.size && d1.ss) || (d0.ds && d1.ss) || (d0.ss && d1.ss))
 390                 buff_sc |= 1 << 8;
 391         if (d0.size && !d1.size)
 392                 buff_sc |= 3 << 8;
 393         if ((d0.ss && !d1.size) || (d0.ss && d1.ss) || (d0.ss && d1.ds))
 394                 buff_sc |= 1 << 10;
 395         if (!d0.size && d1.size)
 396                 buff_sc |= 3 << 10;
 397         if ((d0.size && !d1.size) || (d0.ss && !d1.size) || (!d0.size && d1.ss)
 398            || (d0.ss && d1.ss) || (d0.ds && d1.ss))
 399                 buff_sc |= 1 << 12;
 400         if (d0.size && !d1.size)
 401                 buff_sc |= 1 << 13;
 402         if ((!d0.size && d1.size) || (d0.ss && !d1.size) || (d0.ss && d1.ss)
 403            || (d0.ss && d1.ds))
 404                 buff_sc |= 1 << 14;
 405         if (!d0.size && d1.size)
 406                 buff_sc |= 1 << 15;
 407
 408         print_debug("BUFF_SC calculated to 0x");
 409         print_debug_hex16(buff_sc);
 410         print_debug("\n");
 411
 412         pci_write_config16(PCI_DEV(0, 0, 0), BUFF_SC, buff_sc);
 413 }
 414
 415 /*-----------------------------------------------------------------------------
 416 Public interface.
 417 -----------------------------------------------------------------------------*/
 418
 419 static void sdram_set_registers(void)
 420 {
 421         u8 reg8;
 422         u16 did;
 423
 424         did = pci_read_config16(PCI_DEV(0, 0, 0), PCI_DEVICE_ID);
 425
 426         /* Ideally, this should be R/W for as many ranges as possible. */
 427         pci_write_config8(PCI_DEV(0, 0, 0), PAMR, 0xff);
 428
 429         /* Set size for onboard-VGA framebuffer. */
 430         reg8 = pci_read_config8(PCI_DEV(0, 0, 0), SMRAM);
 431         reg8 &= 0x3f;                        /* Disable graphics (for now). */
 432 #if CONFIG_VIDEO_MB
 433         if (CONFIG_VIDEO_MB == 512)
 434                 reg8 |= (1 << 7);            /* Enable graphics (512KB RAM). */
 435         else if (CONFIG_VIDEO_MB == 1)
 436                 reg8 |= (1 << 7) | (1 << 6); /* Enable graphics (1MB RAM). */
 437 #endif
 438         pci_write_config8(PCI_DEV(0, 0, 0), SMRAM, reg8);
 439
 440         /* MISSC2: Bits 1, 2, 6, 7 must be set for VGA (see datasheet). */
 441         reg8 = pci_read_config8(PCI_DEV(0, 0, 0), MISSC2);
 442         reg8 |= (1 << 1); /* Instruction Parser Unit-Level Clock Gating */
 443         reg8 |= (1 << 2); /* Palette Load Select */
 444         if (did == 0x7124) {
 445                 /* Bits 6 and 7 are only available on 82810E (not 82810). */
 446                 reg8 |= (1 << 6); /* Text Immediate Blit */
 447                 reg8 |= (1 << 7); /* Must be 1 as per datasheet. */
 448         }
 449         pci_write_config8(PCI_DEV(0, 0, 0), MISSC2, reg8);
 450 }
 451
 452 static void sdram_set_spd_registers(void)
 453 {
 454         spd_set_dram_size();
 455         set_dram_buffer_strength();
 456         set_dram_timing();
 457 }
 458
 459 /**
 460  * Enable SDRAM.
 461  */
 462 static void sdram_enable(void)
 463 {
 464         int i;
 465
 466         /* 1. Apply NOP. */
 467         PRINT_DEBUG("RAM Enable 1: Apply NOP\n");
 468         do_ram_command(RAM_COMMAND_NOP);
 469         udelay(200);
 470
 471         /* 2. Precharge all. Wait tRP. */
 472         PRINT_DEBUG("RAM Enable 2: Precharge all\n");
 473         do_ram_command(RAM_COMMAND_PRECHARGE);
 474         udelay(1);
 475
 476         /* 3. Perform 8 refresh cycles. Wait tRC each time. */
 477         PRINT_DEBUG("RAM Enable 3: CBR\n");
 478         for (i = 0; i < 8; i++) {
 479                 do_ram_command(RAM_COMMAND_CBR);
 480                 udelay(1);
 481         }
 482
 483         /* 4. Mode register set. Wait two memory cycles. */
 484         PRINT_DEBUG("RAM Enable 4: Mode register set\n");
 485         do_ram_command(RAM_COMMAND_MRS);
 486         udelay(2);
 487
 488         /* 5. Normal operation (enables refresh at 15.6usec). */
 489         PRINT_DEBUG("RAM Enable 5: Normal operation\n");
 490         do_ram_command(RAM_COMMAND_NORMAL);
 491         udelay(1);
 492
 493         PRINT_DEBUG("Northbridge following SDRAM init:\n");
 494         DUMPNORTH();
 495 }