src/northbridge/intel/i440bx/i440bx.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 Uwe Hermann <uwe@hermann-uwe.de>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 /*
  22  * Datasheet:
  23  *   - Name: Intel 440BX AGPset: 82443BX Host Bridge/Controller
  24  *   - URL: http://www.intel.com/design/chipsets/datashts/290633.htm
  25  *   - PDF: http://www.intel.com/design/chipsets/datashts/29063301.pdf
  26  *   - Order Number: 290633-001
  27  */
  28
  29 /*
  30  * Host-to-PCI Bridge Registers.
  31  * The values in parenthesis are the default values as per datasheet.
  32  * Any addresses between 0x00 and 0xff not listed below are either
  33  * Reserved or Intel Reserved and should not be touched.
  34  */
  35 #define NBXCFG  0x50 /* 440BX Configuration (0x0000:00S0_0000_000S_0S00b). */
  36 #define DRAMC   0x57 /* DRAM Control (00S0_0000b). */
  37 #define DRAMT   0x58 /* DRAM Timing (0x03). */
  38 #define PAM     0x59 /* Programmable Attribute Map, 7 registers (0x00). */
  39 #define DRB     0x60 /* DRAM Row Boundary, 8 registers (0x01). */
  40 #define FDHC    0x68 /* Fixed SDRAM Hole Control (0x00). */
  41 #define MBSC    0x69 /* Memory Buffer Strength Control (0x0000-0000-0000). */
  42 #define SMRAM   0x72 /* System Management RAM Control (0x02). */
  43 #define ESMRAMC 0x73 /* Extended System Management RAM Control (0x38). */
  44 #define RPS     0x74 /* SDRAM Row Page Size (0x0000). */
  45 #define SDRAMC  0x76 /* SDRAM Control Register (0x0000). */
  46 #define PGPOL   0x78 /* Paging Policy Register (0x00). */
  47 #define PMCR    0x7a /* Power Management Control Register (0000_S0S0b). */
  48 #define SCRR    0x7b /* Suspend CBR Refresh Rate Register (0x0038). */
  49 #define EAP     0x80 /* Error Address Pointer Register (0x00000000). */
  50 #define ERRCMD  0x90 /* Error Command Register (0x80). */
  51 #define ERRSTS  0x91 /* Error Status (0x0000). */
  52 // TODO: AGP stuff.
  53 #define MBFS    0xca /* Memory Buffer Frequency Select (0x000000). */
  54 #define BSPAD   0xd0 /* BIOS Scratch Pad (0x000..000). */
  55 #define DWTC    0xe0 /* DRAM Write Thermal Throttling Control (0x000..000). */
  56 #define DRTC    0xe8 /* DRAM Read Thermal Throttling Control (0x000..000). */
  57 #define BUFFC   0xf0 /* Buffer Control Register (0x0000). */
  58
  59 /* For convenience: */
  60 #define DRB0    0x60
  61 #define DRB1    0x61
  62 #define DRB2    0x62
  63 #define DRB3    0x63
  64 #define DRB4    0x64
  65 #define DRB5    0x65
  66 #define DRB6    0x66
  67 #define DRB7    0x67
  68
  69 #define PAM0    0x59
  70 #define PAM1    0x5a
  71 #define PAM2    0x5b
  72 #define PAM3    0x5c
  73 #define PAM4    0x5d
  74 #define PAM5    0x5e
  75 #define PAM6    0x5f
  76