src/northbridge/amd/lx/northbridge.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <console/console.h>
  22 #include <arch/io.h>
  23 #include <stdint.h>
  24 #include <device/device.h>
  25 #include <device/pci.h>
  26 #include <device/pci_ids.h>
  27 #include <stdlib.h>
  28 #include <string.h>
  29 #include <bitops.h>
  30 #include <cpu/cpu.h>
  31 #include <cpu/amd/lxdef.h>
  32 #include <cpu/x86/msr.h>
  33 #include <cpu/x86/cache.h>
  34 #include <cpu/amd/vr.h>
  35 #include <cpu/cpu.h>
  36 #include "chip.h"
  37 #include "northbridge.h"
  38 #include "../../../southbridge/amd/cs5536/cs5536.h"
  39
  40
  41 /* here is programming for the various MSRs.*/
  42 #define IM_QWAIT 0x100000
  43
  44 #define DMCF_WRITE_SERIALIZE_REQUEST (2<<12) /* 2 outstanding */        /* in high */
  45 #define DMCF_SERIAL_LOAD_MISSES  (2)    /* enabled */
  46
  47 /* these are the 8-bit attributes for controlling RCONF registers */
  48 #define CACHE_DISABLE (1<<0)
  49 #define WRITE_ALLOCATE (1<<1)
  50 #define WRITE_PROTECT (1<<2)
  51 #define WRITE_THROUGH (1<<3)
  52 #define WRITE_COMBINE (1<<4)
  53 #define WRITE_SERIALIZE (1<<5)
  54
  55 /* ram has none of this stuff */
  56 #define RAM_PROPERTIES (0)
  57 #define DEVICE_PROPERTIES (WRITE_SERIALIZE|CACHE_DISABLE)
  58 #define ROM_PROPERTIES (WRITE_SERIALIZE|WRITE_PROTECT|CACHE_DISABLE)
  59 #define MSR_WS_CD_DEFAULT (0x21212121)
  60
  61 /* 1810-1817 give you 8 registers with which to program protection regions */
  62 /* the are region configuration range registers, or RRCF */
  63 /* in msr terms, the are a straight base, top address assign, since they are 4k aligned. */
  64 /* so no left-shift needed for top or base */
  65 #define RRCF_LOW(base,properties) (base|(1<<8)|properties)
  66 #define RRCF_LOW_CD(base)       RRCF_LOW(base, CACHE_DISABLE)
  67
  68 /* build initializer for P2D MSR */
  69 #define P2D_BM(msr, pdid1, bizarro, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  70 #define P2D_BMO(msr, pdid1, bizarro, poffset, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  71 #define P2D_R(msr, pdid1, bizarro, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  72 #define P2D_RO(msr, pdid1, bizarro, poffset, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  73 #define P2D_SC(msr, pdid1, bizarro, wen, ren,pscbase) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(wen), .lo=(ren<<16)|(pscbase>>18)}}
  74 #define IOD_BM(msr, pdid1, bizarro, ibase, imask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(ibase>>12), .lo=(ibase<<20)|imask}}
  75 #define IOD_SC(msr, pdid1, bizarro, en, wen, ren, ibase) {msr, {.hi=(pdid1<<29)|(bizarro<<28), .lo=(en<<24)|(wen<<21)|(ren<<20)|(ibase<<3)}}
  76
  77 void print_conf(void);
  78 void graphics_init(void);
  79 void do_vsmbios(void);
  80
  81 struct msr_defaults {
  82         int msr_no;
  83         msr_t msr;
  84 } msr_defaults[] = {
  85         {
  86                 0x1700, {
  87         .hi = 0,.lo = IM_QWAIT}}, {
  88                 0x1800, {
  89         .hi = DMCF_WRITE_SERIALIZE_REQUEST,.lo =
  90                             DMCF_SERIAL_LOAD_MISSES}},
  91             /* 1808 will be done down below, so we have to do 180a->1817 (well, 1813 really) */
  92             /* for 180a, for now, we assume VSM will configure it */
  93             /* 180b is left at reset value,a0000-bffff is non-cacheable */
  94             /* 180c, c0000-dffff is set to write serialize and non-cachable */
  95             /* oops, 180c will be set by cpu bug handling in cpubug.c */
  96             //{0x180c, {.hi = MSR_WS_CD_DEFAULT, .lo = MSR_WS_CD_DEFAULT}},
  97             /* 180d is left at default, e0000-fffff is non-cached */
  98             /* we will assume 180e, the ssm region configuration, is left at default or set by VSM */
  99             /* we will not set 0x180f, the DMM,yet */
 100             //{0x1810, {.hi=0xee7ff000, .lo=RRCF_LOW(0xee000000, WRITE_COMBINE|CACHE_DISABLE)}},
 101             //{0x1811, {.hi = 0xefffb000, .lo = RRCF_LOW_CD(0xefff8000)}},
 102             //{0x1812, {.hi = 0xefff7000, .lo = RRCF_LOW_CD(0xefff4000)}},
 103             //{0x1813, {.hi = 0xefff3000, .lo = RRCF_LOW_CD(0xefff0000)}},
 104             /* now for GLPCI routing */
 105             /* GLIU0 */
 106             P2D_BM(MSR_GLIU0_BASE1, 0x1, 0x0, 0x0, 0xfff80),
 107             P2D_BM(MSR_GLIU0_BASE2, 0x1, 0x0, 0x80000, 0xfffe0),
 108             P2D_SC(MSR_GLIU0_SHADOW, 0x1, 0x0, 0x0, 0xff03, 0xC0000),
 109             /* GLIU1 */
 110             P2D_BM(MSR_GLIU1_BASE1, 0x1, 0x0, 0x0, 0xfff80),
 111             P2D_BM(MSR_GLIU1_BASE2, 0x1, 0x0, 0x80000, 0xfffe0),
 112             P2D_SC(MSR_GLIU1_SHADOW, 0x1, 0x0, 0x0, 0xff03, 0xC0000), {
 113         0}
 114 };
 115
 116 /* Print the platform configuration - do before PCI init or it will not
 117  * work right.
 118  */
 119 void print_conf(void)
 120 {
 121 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL >= BIOS_ERR
 122         int i;
 123         unsigned long iol;
 124         msr_t msr;
 125
 126         int cpu_msr_defs[] = { CPU_BC_L2_CONF, CPU_IM_CONFIG, CPU_DM_CONFIG0,
 127                 CPU_RCONF_DEFAULT, CPU_RCONF_BYPASS, CPU_RCONF_A0_BF,
 128                 CPU_RCONF_C0_DF, CPU_RCONF_E0_FF, CPU_RCONF_SMM, CPU_RCONF_DMM,
 129                 GLCP_DELAY_CONTROLS, GL_END
 130         };
 131
 132         int gliu0_msr_defs[] = { MSR_GLIU0_BASE1, MSR_GLIU0_BASE2,
 133                 MSR_GLIU0_BASE4, MSR_GLIU0_BASE5, MSR_GLIU0_BASE6,
 134                 GLIU0_P2D_BMO_0, GLIU0_P2D_BMO_1, MSR_GLIU0_SYSMEM,
 135                 GLIU0_P2D_RO_0, GLIU0_P2D_RO_1, GLIU0_P2D_RO_2,
 136                 MSR_GLIU0_SHADOW, GLIU0_IOD_BM_0, GLIU0_IOD_BM_1,
 137                 GLIU0_IOD_BM_2, GLIU0_IOD_SC_0, GLIU0_IOD_SC_1, GLIU0_IOD_SC_2,
 138                 GLIU0_IOD_SC_3, GLIU0_IOD_SC_4, GLIU0_IOD_SC_5,
 139                 GLIU0_GLD_MSR_COH, GL_END
 140         };
 141
 142         int gliu1_msr_defs[] = { MSR_GLIU1_BASE1, MSR_GLIU1_BASE2,
 143                 MSR_GLIU1_BASE3, MSR_GLIU1_BASE4, MSR_GLIU1_BASE5,
 144                 MSR_GLIU1_BASE6, MSR_GLIU1_BASE7, MSR_GLIU1_BASE8,
 145                 MSR_GLIU1_BASE9, MSR_GLIU1_BASE10, GLIU1_P2D_R_0,
 146                 GLIU1_P2D_R_1, GLIU1_P2D_R_2, GLIU1_P2D_R_3, MSR_GLIU1_SHADOW,
 147                 GLIU1_IOD_BM_0, GLIU1_IOD_BM_1, GLIU1_IOD_BM_2, GLIU1_IOD_SC_0,
 148                 GLIU1_IOD_SC_1, GLIU1_IOD_SC_2, GLIU1_IOD_SC_3,
 149                 GLIU1_GLD_MSR_COH, GL_END
 150         };
 151
 152         int rconf_msr[] = { CPU_RCONF0, CPU_RCONF1, CPU_RCONF2, CPU_RCONF3,
 153                 CPU_RCONF4, CPU_RCONF5, CPU_RCONF6, CPU_RCONF7, GL_END
 154         };
 155
 156         int cs5536_msr[] = { MDD_LBAR_GPIO, MDD_LBAR_FLSH0, MDD_LBAR_FLSH1,
 157                 MDD_LEG_IO, MDD_PIN_OPT, MDD_IRQM_ZLOW, MDD_IRQM_ZHIGH,
 158                 MDD_IRQM_PRIM, GL_END
 159         };
 160
 161         int pci_msr[] = { GLPCI_CTRL, GLPCI_ARB, GLPCI_REN, GLPCI_A0_BF,
 162                 GLPCI_C0_DF, GLPCI_E0_FF, GLPCI_RC0, GLPCI_RC1, GLPCI_RC2,
 163                 GLPCI_RC3, GLPCI_ExtMSR, GLPCI_SPARE, GL_END
 164         };
 165
 166         int dma_msr[] = { MDD_DMA_MAP, MDD_DMA_SHAD1, MDD_DMA_SHAD2,
 167                 MDD_DMA_SHAD3, MDD_DMA_SHAD4, MDD_DMA_SHAD5, MDD_DMA_SHAD6,
 168                 MDD_DMA_SHAD7, MDD_DMA_SHAD8, MDD_DMA_SHAD9, GL_END
 169         };
 170
 171         printk(BIOS_DEBUG, "---------- CPU ------------\n");
 172
 173         for (i = 0; cpu_msr_defs[i] != GL_END; i++) {
 174                 msr = rdmsr(cpu_msr_defs[i]);
 175                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n",
 176                              cpu_msr_defs[i], msr.hi, msr.lo);
 177         }
 178
 179         printk(BIOS_DEBUG, "---------- GLIU 0 ------------\n");
 180
 181         for (i = 0; gliu0_msr_defs[i] != GL_END; i++) {
 182                 msr = rdmsr(gliu0_msr_defs[i]);
 183                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n",
 184                              gliu0_msr_defs[i], msr.hi, msr.lo);
 185         }
 186
 187         printk(BIOS_DEBUG, "---------- GLIU 1 ------------\n");
 188
 189         for (i = 0; gliu1_msr_defs[i] != GL_END; i++) {
 190                 msr = rdmsr(gliu1_msr_defs[i]);
 191                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n",
 192                              gliu1_msr_defs[i], msr.hi, msr.lo);
 193         }
 194
 195         printk(BIOS_DEBUG, "---------- RCONF ------------\n");
 196
 197         for (i = 0; rconf_msr[i] != GL_END; i++) {
 198                 msr = rdmsr(rconf_msr[i]);
 199                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", rconf_msr[i],
 200                              msr.hi, msr.lo);
 201         }
 202
 203         printk(BIOS_DEBUG, "---------- VARIA ------------\n");
 204         msr = rdmsr(0x51300010);
 205         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", 0x51300010, msr.hi,
 206                      msr.lo);
 207
 208         msr = rdmsr(0x51400015);
 209         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", 0x51400015, msr.hi,
 210                      msr.lo);
 211
 212         printk(BIOS_DEBUG, "---------- DIVIL IRQ ------------\n");
 213         msr = rdmsr(MDD_IRQM_YLOW);
 214         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_YLOW, msr.hi,
 215                      msr.lo);
 216         msr = rdmsr(MDD_IRQM_YHIGH);
 217         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_YHIGH,
 218                      msr.hi, msr.lo);
 219         msr = rdmsr(MDD_IRQM_ZLOW);
 220         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_ZLOW, msr.hi,
 221                      msr.lo);
 222         msr = rdmsr(MDD_IRQM_ZHIGH);
 223         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_ZHIGH,
 224                      msr.hi, msr.lo);
 225
 226         printk(BIOS_DEBUG, "---------- PCI ------------\n");
 227
 228         for (i = 0; pci_msr[i] != GL_END; i++) {
 229                 msr = rdmsr(pci_msr[i]);
 230                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", pci_msr[i],
 231                              msr.hi, msr.lo);
 232         }
 233
 234         printk(BIOS_DEBUG, "---------- LPC/UART DMA ------------\n");
 235
 236         for (i = 0; dma_msr[i] != GL_END; i++) {
 237                 msr = rdmsr(dma_msr[i]);
 238                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", dma_msr[i],
 239                              msr.hi, msr.lo);
 240         }
 241
 242         printk(BIOS_DEBUG, "---------- CS5536 ------------\n");
 243
 244         for (i = 0; cs5536_msr[i] != GL_END; i++) {
 245                 msr = rdmsr(cs5536_msr[i]);
 246                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", cs5536_msr[i],
 247                              msr.hi, msr.lo);
 248         }
 249
 250         iol = inl(GPIO_IO_BASE + GPIOL_INPUT_ENABLE);
 251         printk(BIOS_DEBUG, "IOR 0x%08X is now 0x%08lX\n",
 252                      GPIO_IO_BASE + GPIOL_INPUT_ENABLE, iol);
 253         iol = inl(GPIOL_EVENTS_ENABLE);
 254         printk(BIOS_DEBUG, "IOR 0x%08X is now 0x%08lX\n",
 255                      GPIO_IO_BASE + GPIOL_EVENTS_ENABLE, iol);
 256         iol = inl(GPIOL_INPUT_INVERT_ENABLE);
 257         printk(BIOS_DEBUG, "IOR 0x%08X is now 0x%08lX\n",
 258                      GPIO_IO_BASE + GPIOL_INPUT_INVERT_ENABLE, iol);
 259         iol = inl(GPIO_MAPPER_X);
 260         printk(BIOS_DEBUG, "IOR 0x%08X is now 0x%08lX\n", GPIO_IO_BASE + GPIO_MAPPER_X,
 261                      iol);
 262 #endif                          //CONFIG_DEFAULT_CONSOLE_LOGLEVEL >= BIOS_ERR
 263 }
 264
 265 /* todo: add a resource record. We don't do this here because this may be called when
 266   * very little of the platform is actually working.
 267   */
 268 int sizeram(void)
 269 {
 270         msr_t msr;
 271         int sizem = 0;
 272         unsigned short dimm;
 273
 274         /* Get the RAM size from the memory controller as calculated and set by auto_size_dimm() */
 275         msr = rdmsr(MC_CF07_DATA);
 276         printk(BIOS_DEBUG, "sizeram: _MSR MC_CF07_DATA: %08x:%08x\n", msr.hi, msr.lo);
 277
 278         /* dimm 0 */
 279         dimm = msr.hi;
 280         /* installed? */
 281         if ((dimm & 7) != 7) {
 282                 sizem = 4 << ((dimm >> 12) & 0x0F); /* 1:8MB, 2:16MB, 3:32MB, 4:64MB, ... 7:512MB, 8:1GB */
 283         }
 284
 285         /* dimm 1 */
 286         dimm = msr.hi >> 16;
 287         /* installed? */
 288         if ((dimm & 7) != 7) {
 289                 sizem += 4 << ((dimm >> 12) & 0x0F); /* 1:8MB, 2:16MB, 3:32MB, 4:64MB, ... 7:512MB, 8:1GB */
 290         }
 291
 292         printk(BIOS_DEBUG, "sizeram: sizem 0x%xMB\n", sizem);
 293         return sizem;
 294 }
 295
 296 static void enable_shadow(device_t dev)
 297 {
 298 }
 299
 300 static void northbridge_init(device_t dev)
 301 {
 302         //msr_t msr;
 303
 304         printk(BIOS_SPEW, ">> Entering northbridge.c: %s\n", __func__);
 305
 306         enable_shadow(dev);
 307         /*
 308          * Swiss cheese
 309          */
 310         //msr = rdmsr(MSR_GLIU0_SHADOW);
 311
 312         //msr.hi |= 0x3;
 313         //msr.lo |= 0x30000;
 314
 315         //printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MSR_GLIU0_SHADOW, msr.hi, msr.lo);
 316         //printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MSR_GLIU1_SHADOW, msr.hi, msr.lo);
 317 }
 318
 319 static void northbridge_set_resources(struct device *dev)
 320 {
 321         uint8_t line;
 322
 323 #if 0
 324         struct resource *res;
 325         for (res = dev->resource_list; res; res = res->next) {
 326
 327                 // andrei: do not change the base address, it will make the VSA virtual registers unusable
 328                 //pci_set_resource(dev, res);
 329                 // FIXME: static allocation may conflict with dynamic mappings!
 330         }
 331 #endif
 332
 333         struct bus *bus;
 334         for (bus = dev->link_list; bus; bus = bus->next) {
 335                 if (bus->children) {
 336                         printk(BIOS_DEBUG, "my_dev_set_resources: assign_resources %d\n",
 337                              bus->secondary);
 338                         assign_resources(bus);
 339                 }
 340         }
 341
 342         /* set a default latency timer */
 343         pci_write_config8(dev, PCI_LATENCY_TIMER, 0x40);
 344
 345         /* set a default secondary latency timer */
 346         if ((dev->hdr_type & 0x7f) == PCI_HEADER_TYPE_BRIDGE) {
 347                 pci_write_config8(dev, PCI_SEC_LATENCY_TIMER, 0x40);
 348         }
 349
 350         /* zero the irq settings */
 351         line = pci_read_config8(dev, PCI_INTERRUPT_PIN);
 352         if (line) {
 353                 pci_write_config8(dev, PCI_INTERRUPT_LINE, 0);
 354         }
 355
 356         /* set the cache line size, so far 64 bytes is good for everyone */
 357         pci_write_config8(dev, PCI_CACHE_LINE_SIZE, 64 >> 2);
 358 }
 359
 360 static struct device_operations northbridge_operations = {
 361         .read_resources = pci_dev_read_resources,
 362         .set_resources = northbridge_set_resources,
 363         .enable_resources = pci_dev_enable_resources,
 364         .init = northbridge_init,
 365         .enable = 0,
 366         .ops_pci = 0,
 367 };
 368
 369 static const struct pci_driver northbridge_driver __pci_driver = {
 370         .ops = &northbridge_operations,
 371         .vendor = PCI_VENDOR_ID_AMD,
 372         .device = PCI_DEVICE_ID_AMD_LXBRIDGE,
 373 };
 374
 375 #if CONFIG_WRITE_HIGH_TABLES==1
 376 #define HIGH_TABLES_SIZE 64     // maximum size of high tables in KB
 377 extern uint64_t high_tables_base, high_tables_size;
 378 #endif
 379
 380 static void pci_domain_set_resources(device_t dev)
 381 {
 382         int idx;
 383         u32 tomk;
 384         device_t mc_dev;
 385
 386         printk(BIOS_SPEW, ">> Entering northbridge.c: %s\n", __func__);
 387
 388         mc_dev = dev->link_list->children;
 389         if (mc_dev) {
 390                 tomk = get_systop() / 1024;
 391                 /* Report the memory regions
 392                    All memory up to systop except 0xa0000-0xbffff */
 393                 idx = 10;
 394                 ram_resource(dev, idx++, 0, 640);
 395                 ram_resource(dev, idx++, 768, tomk - 768);      // Systop - 0xc0000 -> KB
 396
 397 #if CONFIG_WRITE_HIGH_TABLES==1
 398                 /* Leave some space for ACPI, PIRQ and MP tables */
 399                 high_tables_base = (tomk - HIGH_TABLES_SIZE) * 1024;
 400                 high_tables_size = HIGH_TABLES_SIZE * 1024;
 401 #endif
 402         }
 403
 404         assign_resources(dev->link_list);
 405 }
 406
 407 static void pci_domain_enable(device_t dev)
 408 {
 409         printk(BIOS_SPEW, ">> Entering northbridge.c: %s\n", __func__);
 410
 411         // do this here for now -- this chip really breaks our device model
 412         northbridge_init_early();
 413         cpubug();
 414         chipsetinit();
 415
 416         // print_conf();
 417
 418         do_vsmbios();           // do the magic stuff here, so prepare your tambourine ;)
 419
 420         // print_conf();
 421
 422         graphics_init();
 423         pci_set_method(dev);
 424 }
 425
 426 static struct device_operations pci_domain_ops = {
 427         .read_resources = pci_domain_read_resources,
 428         .set_resources = pci_domain_set_resources,
 429         .enable_resources = NULL,
 430         .scan_bus = pci_domain_scan_bus,
 431         .enable = pci_domain_enable,
 432 };
 433
 434 static void cpu_bus_init(device_t dev)
 435 {
 436         printk(BIOS_SPEW, ">> Entering northbridge.c: %s\n", __func__);
 437
 438         initialize_cpus(dev->link_list);
 439 }
 440
 441 static void cpu_bus_noop(device_t dev)
 442 {
 443 }
 444
 445 static struct device_operations cpu_bus_ops = {
 446         .read_resources = cpu_bus_noop,
 447         .set_resources = cpu_bus_noop,
 448         .enable_resources = cpu_bus_noop,
 449         .init = cpu_bus_init,
 450         .scan_bus = 0,
 451 };
 452
 453 static void enable_dev(struct device *dev)
 454 {
 455         printk(BIOS_SPEW, ">> Entering northbridge.c: %s with path %d\n",
 456                     __func__, dev->path.type);
 457
 458         /* Set the operations if it is a special bus type */
 459         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN)
 460                 dev->ops = &pci_domain_ops;
 461         else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER)
 462                 dev->ops = &cpu_bus_ops;
 463 }
 464
 465 struct chip_operations northbridge_amd_lx_ops = {
 466         CHIP_NAME("AMD LX Northbridge")
 467             .enable_dev = enable_dev,
 468 };