src/northbridge/amd/gx2/northbridge.c

   1 #include <console/console.h>
   2 #include <arch/io.h>
   3 #include <stdint.h>
   4 #include <device/device.h>
   5 #include <device/pci.h>
   6 #include <device/pci_ids.h>
   7 #include <stdlib.h>
   8 #include <string.h>
   9 #include <bitops.h>
  10 #include "chip.h"
  11 #include "northbridge.h"
  12 #include <cpu/amd/gx2def.h>
  13 #include <cpu/x86/msr.h>
  14 #include <cpu/x86/cache.h>
  15 #include <cpu/amd/vr.h>
  16 #include <cpu/cpu.h>
  17 #include "../../../southbridge/amd/cs5536/cs5536.h"
  18 #define VIDEO_MB 8
  19
  20 #define NORTHBRIDGE_FILE "northbridge.c"
  21
  22 /* todo: add a resource record. We don't do this here because this may be called when
  23   * very little of the platform is actually working.
  24   */
  25 int
  26 sizeram(void)
  27 {
  28         msr_t msr;
  29         int sizem = 0;
  30         unsigned short dimm;
  31
  32         msr = rdmsr(0x20000018);
  33         printk(BIOS_DEBUG, "sizeram: %08x:%08x\n", msr.hi, msr.lo);
  34
  35         /* dimm 0 */
  36         dimm = msr.hi;
  37         /* installed? */
  38         if ((dimm & 7) != 7)
  39                 sizem = (1 << ((dimm >> 12)-1)) * 8;
  40
  41
  42         /* dimm 1*/
  43         dimm = msr.hi >> 16;
  44         /* installed? */
  45         if ((dimm & 7) != 7)
  46                 sizem += (1 << ((dimm >> 12)-1)) * 8;
  47
  48         printk(BIOS_DEBUG, "sizeram: sizem 0x%x\n", sizem);
  49         return sizem;
  50 }
  51
  52
  53 /* here is programming for the various MSRs.*/
  54 #define IM_QWAIT 0x100000
  55
  56 #define DMCF_WRITE_SERIALIZE_REQUEST (2<<12) /* 2 outstanding */ /* in high */
  57 #define DMCF_SERIAL_LOAD_MISSES  (2) /* enabled */
  58
  59 /* these are the 8-bit attributes for controlling RCONF registers */
  60 #define CACHE_DISABLE (1<<0)
  61 #define WRITE_ALLOCATE (1<<1)
  62 #define WRITE_PROTECT (1<<2)
  63 #define WRITE_THROUGH (1<<3)
  64 #define WRITE_COMBINE (1<<4)
  65 #define WRITE_SERIALIZE (1<<5)
  66
  67 /* ram has none of this stuff */
  68 #define RAM_PROPERTIES (0)
  69 #define DEVICE_PROPERTIES (WRITE_SERIALIZE|CACHE_DISABLE)
  70 #define ROM_PROPERTIES (WRITE_SERIALIZE|WRITE_PROTECT|CACHE_DISABLE)
  71 #define MSR_WS_CD_DEFAULT (0x21212121)
  72
  73 /* 1810-1817 give you 8 registers with which to program protection regions */
  74 /* the are region configuration range registers, or RRCF */
  75 /* in msr terms, the are a straight base, top address assign, since they are 4k aligned. */
  76 /* so no left-shift needed for top or base */
  77 #define RRCF_LOW(base,properties) (base|(1<<8)|properties)
  78 #define RRCF_LOW_CD(base)       RRCF_LOW(base, CACHE_DISABLE)
  79
  80 /* build initializer for P2D MSR */
  81 #define P2D_BM(msr, pdid1, bizarro, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  82 #define P2D_BMO(msr, pdid1, bizarro, poffset, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  83 #define P2D_R(msr, pdid1, bizarro, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  84 #define P2D_RO(msr, pdid1, bizarro, poffset, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  85 #define P2D_SC(msr, pdid1, bizarro, wen, ren,pscbase) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(wen), .lo=(ren<<16)|(pscbase>>18)}}
  86 #define IOD_BM(msr, pdid1, bizarro, ibase, imask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(ibase>>12), .lo=(ibase<<20)|imask}}
  87 #define IOD_SC(msr, pdid1, bizarro, en, wen, ren, ibase) {msr, {.hi=(pdid1<<29)|(bizarro<<28), .lo=(en<<24)|(wen<<21)|(ren<<20)|(ibase<<3)}}
  88
  89
  90
  91 struct msr_defaults {
  92         int msr_no;
  93         msr_t msr;
  94 } msr_defaults [] = {
  95         {0x1700, {.hi = 0, .lo = IM_QWAIT}},
  96         {0x1800, {.hi = DMCF_WRITE_SERIALIZE_REQUEST, .lo = DMCF_SERIAL_LOAD_MISSES}},
  97         /* 1808 will be done down below, so we have to do 180a->1817 (well, 1813 really) */
  98         /* for 180a, for now, we assume VSM will configure it */
  99         /* 180b is left at reset value,a0000-bffff is non-cacheable */
 100         /* 180c, c0000-dffff is set to write serialize and non-cachable */
 101         /* oops, 180c will be set by cpu bug handling in cpubug.c */
 102         //{0x180c, {.hi = MSR_WS_CD_DEFAULT, .lo = MSR_WS_CD_DEFAULT}},
 103         /* 180d is left at default, e0000-fffff is non-cached */
 104
 105         /* we will assume 180e, the ssm region configuration, is left at default or set by VSM */
 106         /* we will not set 0x180f, the DMM,yet */
 107         //{0x1810, {.hi=0xee7ff000, .lo=RRCF_LOW(0xee000000, WRITE_COMBINE|CACHE_DISABLE)}},
 108         //{0x1811, {.hi = 0xefffb000, .lo = RRCF_LOW_CD(0xefff8000)}},
 109         //{0x1812, {.hi = 0xefff7000, .lo = RRCF_LOW_CD(0xefff4000)}},
 110         //{0x1813, {.hi = 0xefff3000, .lo = RRCF_LOW_CD(0xefff0000)}},
 111         /* now for GLPCI routing */
 112         /* GLIU0 */
 113         P2D_BM(0x10000020, 0x1, 0x0, 0x0, 0xfff80),
 114         P2D_BM(0x10000021, 0x1, 0x0, 0x80000, 0xfffe0),
 115         P2D_SC(0x1000002c, 0x1, 0x0, 0x0,  0xff03, 0xC0000),
 116         /* GLIU1 */
 117         P2D_BM(0x40000020, 0x1, 0x0, 0x0, 0xfff80),
 118         P2D_BM(0x40000021, 0x1, 0x0, 0x80000, 0xfffe0),
 119         P2D_SC(0x4000002d, 0x1, 0x0, 0x0,  0xff03, 0xC0000),
 120         {0}
 121 };
 122
 123 /* note that dev is NOT used -- yet */
 124 static void irq_init_steering(struct device *dev, u16 irq_map) {
 125         /* Set up IRQ steering */
 126         u32 pciAddr = 0x80000000 | (CHIPSET_DEV_NUM << 11) | 0x5C;
 127
 128         printk(BIOS_DEBUG, "%s(%p [%08X], %04X)\n", __func__, dev, pciAddr, irq_map);
 129
 130         /* The IRQ steering values (in hex) are effectively dcba, where:
 131          *    <a> represents the IRQ for INTA,
 132          *    <b> represents the IRQ for INTB,
 133          *    <c> represents the IRQ for INTC, and
 134          *    <d> represents the IRQ for INTD.
 135          * Thus, a value of irq_map = 0xAA5B translates to:
 136          *    INTA = IRQB (IRQ 11)
 137          *    INTB = IRQ5 (IRQ 5)
 138          *    INTC = IRQA (IRQ 10)
 139          *    INTD = IRQA (IRQ 10)
 140          */
 141         outl(pciAddr & ~3, 0xCF8);
 142         outl(irq_map,      0xCFC);
 143 }
 144
 145
 146 /*
 147  * setup_gx2_cache
 148  *
 149  * Returns the amount of memory (in KB) available to the system.  This is the
 150  * total amount of memory less the amount of memory reserved for SMM use.
 151  *
 152  */
 153 static int
 154 setup_gx2_cache(void)
 155 {
 156         msr_t msr;
 157         unsigned long long val;
 158         int sizekbytes, sizereg;
 159
 160         sizekbytes = sizeram() * 1024;
 161         printk(BIOS_DEBUG, "setup_gx2_cache: enable for %d KB\n", sizekbytes);
 162         /* build up the rconf word. */
 163         /* the SYSTOP bits 27:8 are actually the top bits from 31:12. Book fails to say that */
 164         /* set romrp */
 165         val = ((unsigned long long) ROM_PROPERTIES) << 56;
 166         /* make rom base useful for 1M roms */
 167         /* Flash base address -- sized for 1M for now*/
 168         val |= ((unsigned long long) 0xfff00)<<36;
 169         /* set the devrp properties */
 170         val |= ((unsigned long long) DEVICE_PROPERTIES) << 28;
 171         /* Take our TOM, RIGHT shift 12, since it page-aligned, then LEFT-shift 8 for reg. */
 172         /* yank off memory for the SMM handler */
 173         sizekbytes -= SMM_SIZE;
 174         sizereg = sizekbytes;
 175         sizereg *= 1024;        // convert to bytes
 176         sizereg >>= 12;
 177         sizereg <<= 8;
 178         val |= sizereg;
 179         val |= RAM_PROPERTIES;
 180         msr.lo = val;
 181         msr.hi = (val >> 32);
 182         printk(BIOS_DEBUG, "msr 0x%08X will be set to %08x:%08x\n", CPU_RCONF_DEFAULT, msr.hi, msr.lo);
 183         wrmsr(CPU_RCONF_DEFAULT, msr);
 184
 185         enable_cache();
 186         wbinvd();
 187         return sizekbytes;
 188 }
 189
 190 /* we have to do this here. We have not found a nicer way to do it */
 191 static void
 192 setup_gx2(void)
 193 {
 194
 195         unsigned long tmp, tmp2;
 196         msr_t msr;
 197         unsigned long size_kb, membytes;
 198
 199         size_kb = setup_gx2_cache();
 200
 201         membytes = size_kb * 1024;
 202         /* NOTE! setup_gx2_cache returns the SIZE OF RAM - RAMADJUST!
 203           * so it is safe to use. You should NOT at this point call
 204           * sizeram() directly.
 205           */
 206
 207         /* we need to set 0x10000028 and 0x40000029 */
 208         /*
 209          * These two descriptors cover the range from 1 MB (0x100000) to
 210          * SYSTOP (a.k.a. TOM, or Top of Memory)
 211          */
 212
 213 #if 0
 214         /* This has already been done elsewhere */
 215         printk(BIOS_DEBUG, "size_kb 0x%x, membytes 0x%x\n", size_kb, membytes);
 216         msr.hi = 0x20000000 | membytes>>24;
 217         msr.lo = 0x100 | ( ((membytes >>12) & 0xfff) << 20);
 218         wrmsr(0x10000028, msr);
 219         msr.hi = 0x20000000 | membytes>>24;
 220         msr.lo = 0x100 | ( ((membytes >>12) & 0xfff) << 20);
 221         wrmsr(0x40000029, msr);
 222 #endif
 223 #if 0
 224         msr = rdmsr(0x10000028);
 225         printk(BIOS_DEBUG, "MSR 0x%x is now 0x%x:0x%x\n", 0x10000028, msr.hi,msr.lo);
 226         msr = rdmsr(0x40000029);
 227         printk(BIOS_DEBUG, "MSR 0x%x is now 0x%x:0x%x\n", 0x40000029, msr.hi,msr.lo);
 228 #endif
 229 #if 1
 230         /* fixme: SMM MSR 0x10000026 and 0x400000023 */
 231         /* calculate the OFFSET field */
 232         tmp = membytes - SMM_OFFSET;
 233         tmp >>= 12;
 234         tmp <<= 8;
 235         tmp |= 0x20000000;
 236         tmp |= (SMM_OFFSET >> 24);
 237
 238         /* calculate the PBASE and PMASK fields */
 239         tmp2 = (SMM_OFFSET << 8) & 0xFFF00000; /* shift right 12 then left 20  == left 8 */
 240         tmp2 |= (((~(SMM_SIZE * 1024) + 1) >> 12) & 0xfffff);
 241         printk(BIOS_DEBUG, "MSR 0x%x is now 0x%lx:0x%lx\n", 0x10000026, tmp, tmp2);
 242         msr.hi = tmp;
 243         msr.lo = tmp2;
 244         wrmsr(0x10000026, msr);
 245 #endif
 246 #if 0
 247
 248         msr.hi = 0x2cfbc040;
 249         msr.lo = 0x400fffc0;
 250         wrmsr(0x10000026, msr);
 251         msr = rdmsr(0x10000026);
 252         printk(BIOS_DEBUG, "MSR 0x%x is now 0x%x:0x%x\n", 0x10000026, msr.hi, msr.lo);
 253 #endif
 254 #if 0
 255         msr.hi = 0x22fffc02;
 256         msr.lo = 0x10ffbf00;
 257         wrmsr(0x1808, msr);
 258         msr = rdmsr(0x1808);
 259         printk(BIOS_DEBUG, "MSR 0x%x is now 0x%x:0x%x\n", 0x1808, msr.hi, msr.lo);
 260 #endif
 261 #if 0   // SDG - don't do this
 262         /* now do the default MSR values */
 263         for(i = 0; msr_defaults[i].msr_no; i++) {
 264                 msr_t msr;
 265                 wrmsr(msr_defaults[i].msr_no, msr_defaults[i].msr);     // MSR - see table above
 266                 msr = rdmsr(msr_defaults[i].msr_no);
 267                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", msr_defaults[i].msr_no, msr.hi,msr.lo);
 268         }
 269 #endif
 270 }
 271
 272 static void enable_shadow(device_t dev)
 273 {
 274
 275 }
 276
 277 static void northbridge_init(device_t dev)
 278 {
 279         unsigned long m;
 280
 281         struct northbridge_amd_gx2_config *nb = (struct northbridge_amd_gx2_config *)dev->chip_info;
 282         printk(BIOS_DEBUG, "northbridge: %s()\n", __func__);
 283
 284         enable_shadow(dev);
 285         irq_init_steering(dev, nb->irqmap);
 286
 287         /* HACK HACK HACK HACK */
 288         /* 0x1000 is where GPIO is being assigned */
 289         m = inl(0x1038);
 290         m &= ~GPIOL_12_SET;
 291         m |= GPIOL_12_CLEAR;
 292         outl(m, 0x1038);
 293 }
 294
 295 /* due to vsa interactions, we need not not touch the nb settings ... */
 296 /* this is a test -- we are not sure it will work -- but it ought to */
 297 static void set_resources(struct device *dev)
 298 {
 299 #if 0
 300         struct resource *res;
 301
 302         for(res = &dev->resource_list; res; res = res->next) {
 303                 pci_set_resource(dev, resource);
 304         }
 305 #endif
 306         struct bus *bus;
 307
 308         for(bus = dev->link_list; bus; bus = bus->next) {
 309                 if (bus->children) {
 310                         assign_resources(bus);
 311                 }
 312         }
 313
 314 #if 0
 315         /* set a default latency timer */
 316         pci_write_config8(dev, PCI_LATENCY_TIMER, 0x40);
 317
 318         /* set a default secondary latency timer */
 319         if ((dev->hdr_type & 0x7f) == PCI_HEADER_TYPE_BRIDGE) {
 320                 pci_write_config8(dev, PCI_SEC_LATENCY_TIMER, 0x40);
 321         }
 322
 323         /* zero the irq settings */
 324         u8 line = pci_read_config8(dev, PCI_INTERRUPT_PIN);
 325         if (line) {
 326                 pci_write_config8(dev, PCI_INTERRUPT_LINE, 0);
 327         }
 328         /* set the cache line size, so far 64 bytes is good for everyone */
 329         pci_write_config8(dev, PCI_CACHE_LINE_SIZE, 64 >> 2);
 330 #endif
 331 }
 332
 333
 334
 335 static struct device_operations northbridge_operations = {
 336         .read_resources   = pci_dev_read_resources,
 337 #if 0
 338         .set_resources    = pci_dev_set_resources,
 339 #endif
 340         .set_resources    = set_resources,
 341         .enable_resources = pci_dev_enable_resources,
 342         .init             = northbridge_init,
 343         .enable           = 0,
 344         .ops_pci          = 0,
 345 };
 346
 347 static const struct pci_driver northbridge_driver __pci_driver = {
 348         .ops = &northbridge_operations,
 349         .vendor = PCI_VENDOR_ID_NS,
 350         .device = PCI_DEVICE_ID_NS_GX2,
 351 };
 352
 353 static void ram_resource(device_t dev, unsigned long index,
 354         unsigned long basek, unsigned long sizek)
 355 {
 356         struct resource *resource;
 357
 358         if (!sizek) {
 359                 return;
 360         }
 361         resource = new_resource(dev, index);
 362         resource->base  = ((resource_t)basek) << 10;
 363         resource->size  = ((resource_t)sizek) << 10;
 364         resource->flags =  IORESOURCE_MEM | IORESOURCE_CACHEABLE | \
 365                 IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 366 }
 367
 368 #if 0
 369 static void tolm_test(void *gp, struct device *dev, struct resource *new)
 370 {
 371         struct resource **best_p = gp;
 372         struct resource *best;
 373         best = *best_p;
 374         if (!best || (best->base > new->base)) {
 375                 best = new;
 376         }
 377         *best_p = best;
 378 }
 379
 380 static u32 find_pci_tolm(struct bus *bus)
 381 {
 382         struct resource *min;
 383         u32 tolm;
 384         min = 0;
 385         search_bus_resources(bus, IORESOURCE_MEM, IORESOURCE_MEM, tolm_test, &min);
 386         tolm = 0xffffffffUL;
 387         if (min && tolm > min->base) {
 388                 tolm = min->base;
 389         }
 390         return tolm;
 391 }
 392 #endif
 393
 394 // FIXME handle UMA correctly.
 395 #define FRAMEBUFFERK 4096
 396
 397 static void pci_domain_set_resources(device_t dev)
 398 {
 399 #if 0
 400         device_t mc_dev;
 401         u32 pci_tolm;
 402
 403         pci_tolm = find_pci_tolm(dev->link_list);
 404         mc_dev = dev->link_list->children;
 405         if (mc_dev) {
 406                 unsigned int tomk, tolmk;
 407                 unsigned int ramreg = 0;
 408                 int i, idx;
 409                 unsigned int *bcdramtop = (unsigned int *)(GX_BASE + BC_DRAM_TOP);
 410                 unsigned int *mcgbaseadd = (unsigned int *)(GX_BASE + MC_GBASE_ADD);
 411
 412                 for(i=0; i<0x20; i+= 0x10) {
 413                         unsigned int *mcreg = (unsigned int *)(GX_BASE + MC_BANK_CFG);
 414                         unsigned int mem_config = *mcreg;
 415
 416                         if (((mem_config & (DIMM_PG_SZ << i)) >> (4 + i)) == 7)
 417                                 continue;
 418                         ramreg += 1 << (((mem_config & (DIMM_SZ << i)) >> (i + 8)) + 2);
 419                 }
 420
 421                 tomk = ramreg << 10;
 422
 423                 /* Sort out the framebuffer size */
 424                 tomk -= FRAMEBUFFERK;
 425                 *bcdramtop = ((tomk << 10) - 1);
 426                 *mcgbaseadd = (tomk >> 9);
 427
 428                 printk(BIOS_DEBUG, "BC_DRAM_TOP = 0x%08x\n", *bcdramtop);
 429                 printk(BIOS_DEBUG, "MC_GBASE_ADD = 0x%08x\n", *mcgbaseadd);
 430
 431                 printk(BIOS_DEBUG, "I would set ram size to %d Mbytes\n", (tomk >> 10));
 432
 433                 /* Compute the top of Low memory */
 434                 tolmk = pci_tolm >> 10;
 435                 if (tolmk >= tomk) {
 436                         /* The PCI hole does does not overlap the memory.
 437                          */
 438                         tolmk = tomk;
 439                 }
 440                 /* Report the memory regions */
 441                 idx = 10;
 442                 ram_resource(dev, idx++, 0, tolmk);
 443         }
 444 #endif
 445         assign_resources(dev->link_list);
 446 }
 447
 448 static struct device_operations pci_domain_ops = {
 449         .read_resources   = pci_domain_read_resources,
 450         .set_resources    = pci_domain_set_resources,
 451         .enable_resources = NULL,
 452         .init             = NULL,
 453         .scan_bus         = pci_domain_scan_bus,
 454 };
 455
 456 static void cpu_bus_init(device_t dev)
 457 {
 458         initialize_cpus(dev->link_list);
 459 }
 460
 461 static void cpu_bus_noop(device_t dev)
 462 {
 463 }
 464
 465 static struct device_operations cpu_bus_ops = {
 466         .read_resources   = cpu_bus_noop,
 467         .set_resources    = cpu_bus_noop,
 468         .enable_resources = cpu_bus_noop,
 469         .init             = cpu_bus_init,
 470         .scan_bus         = 0,
 471 };
 472
 473 void chipsetInit (void);
 474
 475 #if CONFIG_WRITE_HIGH_TABLES==1
 476 #define HIGH_TABLES_SIZE 64     // maximum size of high tables in KB
 477 extern uint64_t high_tables_base, high_tables_size;
 478 #endif
 479
 480 static void enable_dev(struct device *dev)
 481 {
 482         printk(BIOS_DEBUG, "gx2 north: enable_dev\n");
 483         void do_vsmbios(void);
 484
 485         /* Set the operations if it is a special bus type */
 486         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
 487                 u32 tomk;
 488                 printk(BIOS_DEBUG, "DEVICE_PATH_PCI_DOMAIN\n");
 489                 /* cpubug MUST be called before setup_gx2(), so we force the issue here */
 490                 northbridgeinit();
 491                 cpubug();
 492                 chipsetinit();
 493                 setup_gx2();
 494                 do_vsmbios();
 495                 graphics_init();
 496                 dev->ops = &pci_domain_ops;
 497                 pci_set_method(dev);
 498                 tomk = ((sizeram() - VIDEO_MB) * 1024) - SMM_SIZE;
 499 #if CONFIG_WRITE_HIGH_TABLES==1
 500                 /* Leave some space for ACPI, PIRQ and MP tables */
 501                 high_tables_base = (tomk - HIGH_TABLES_SIZE) * 1024;
 502                 high_tables_size = HIGH_TABLES_SIZE * 1024;
 503 #endif
 504                 ram_resource(dev, 0, 0, tomk);
 505         } else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
 506                 printk(BIOS_DEBUG, "DEVICE_PATH_APIC_CLUSTER\n");
 507                 dev->ops = &cpu_bus_ops;
 508         }
 509         printk(BIOS_DEBUG, "gx2 north: end enable_dev\n");
 510 }
 511
 512 struct chip_operations northbridge_amd_gx2_ops = {
 513         CHIP_NAME("AMD GX (previously GX2) Northbridge")
 514         .enable_dev = enable_dev,
 515 };