src/northbridge/amd/amdk8/raminit.c

   1 #include <cpu/k8/mtrr.h>
   2 #include "raminit.h"
   3
   4 /* Function 2 */
   5 #define DRAM_CSBASE        0x40
   6 #define DRAM_CSMASK        0x60
   7 #define DRAM_BANK_ADDR_MAP 0x80
   8 #define DRAM_TIMING_LOW    0x88
   9 #define  DTL_TCL_SHIFT     0
  10 #define  DTL_TCL_MASK      0x7
  11 #define   DTL_CL_2         1
  12 #define   DTL_CL_3         2
  13 #define   DTL_CL_2_5       5
  14 #define  DTL_TRC_SHIFT     4
  15 #define  DTL_TRC_MASK      0xf
  16 #define   DTL_TRC_BASE     7
  17 #define   DTL_TRC_MIN      7
  18 #define   DTL_TRC_MAX      22
  19 #define  DTL_TRFC_SHIFT    8
  20 #define  DTL_TRFC_MASK     0xf
  21 #define   DTL_TRFC_BASE    9
  22 #define   DTL_TRFC_MIN     9
  23 #define   DTL_TRFC_MAX     24
  24 #define  DTL_TRCD_SHIFT    12
  25 #define  DTL_TRCD_MASK     0x7
  26 #define   DTL_TRCD_BASE    0
  27 #define   DTL_TRCD_MIN     2
  28 #define   DTL_TRCD_MAX     6
  29 #define  DTL_TRRD_SHIFT    16
  30 #define  DTL_TRRD_MASK     0x7
  31 #define   DTL_TRRD_BASE    0
  32 #define   DTL_TRRD_MIN     2
  33 #define   DTL_TRRD_MAX     4
  34 #define  DTL_TRAS_SHIFT    20
  35 #define  DTL_TRAS_MASK     0xf
  36 #define   DTL_TRAS_BASE    0
  37 #define   DTL_TRAS_MIN     5
  38 #define   DTL_TRAS_MAX     15
  39 #define  DTL_TRP_SHIFT     24
  40 #define  DTL_TRP_MASK      0x7
  41 #define   DTL_TRP_BASE     0
  42 #define   DTL_TRP_MIN      2
  43 #define   DTL_TRP_MAX      6
  44 #define  DTL_TWR_SHIFT     28
  45 #define  DTL_TWR_MASK      0x1
  46 #define   DTL_TWR_BASE     2
  47 #define   DTL_TWR_MIN      2
  48 #define   DTL_TWR_MAX      3
  49 #define DRAM_TIMING_HIGH   0x8c
  50 #define  DTH_TWTR_SHIFT    0
  51 #define  DTH_TWTR_MASK     0x1
  52 #define   DTH_TWTR_BASE    1
  53 #define   DTH_TWTR_MIN     1
  54 #define   DTH_TWTR_MAX     2
  55 #define  DTH_TRWT_SHIFT    4
  56 #define  DTH_TRWT_MASK     0x7
  57 #define   DTH_TRWT_BASE    1
  58 #define   DTH_TRWT_MIN     1
  59 #define   DTH_TRWT_MAX     6
  60 #define  DTH_TREF_SHIFT    8
  61 #define  DTH_TREF_MASK     0x1f
  62 #define   DTH_TREF_100MHZ_4K 0x00
  63 #define   DTH_TREF_133MHZ_4K 0x01
  64 #define   DTH_TREF_166MHZ_4K 0x02
  65 #define   DTH_TREF_200MHZ_4K 0x03
  66 #define   DTH_TREF_100MHZ_8K 0x08
  67 #define   DTH_TREF_133MHZ_8K 0x09
  68 #define   DTH_TREF_166MHZ_8K 0x0A
  69 #define   DTH_TREF_200MHZ_8K 0x0B
  70 #define  DTH_TWCL_SHIFT     20
  71 #define  DTH_TWCL_MASK      0x7
  72 #define   DTH_TWCL_BASE     1
  73 #define   DTH_TWCL_MIN      1
  74 #define   DTH_TWCL_MAX      2
  75 #define DRAM_CONFIG_LOW    0x90
  76 #define  DCL_DLL_Disable   (1<<0)
  77 #define  DCL_D_DRV         (1<<1)
  78 #define  DCL_QFC_EN        (1<<2)
  79 #define  DCL_DisDqsHys     (1<<3)
  80 #define  DCL_DramInit      (1<<8)
  81 #define  DCL_DramEnable    (1<<10)
  82 #define  DCL_MemClrStatus  (1<<11)
  83 #define  DCL_ESR           (1<<12)
  84 #define  DCL_SRS           (1<<13)
  85 #define  DCL_128BitEn      (1<<16)
  86 #define  DCL_DimmEccEn     (1<<17)
  87 #define  DCL_UnBufDimm     (1<<18)
  88 #define  DCL_32ByteEn      (1<<19)
  89 #define  DCL_x4DIMM_SHIFT  20
  90 #define DRAM_CONFIG_HIGH   0x94
  91 #define  DCH_ASYNC_LAT_SHIFT  0
  92 #define  DCH_ASYNC_LAT_MASK   0xf
  93 #define   DCH_ASYNC_LAT_BASE  0
  94 #define   DCH_ASYNC_LAT_MIN   0
  95 #define   DCH_ASYNC_LAT_MAX   15
  96 #define  DCH_RDPREAMBLE_SHIFT 8
  97 #define  DCH_RDPREAMBLE_MASK  0xf
  98 #define   DCH_RDPREAMBLE_BASE ((2<<1)+0) /* 2.0 ns */
  99 #define   DCH_RDPREAMBLE_MIN  ((2<<1)+0) /* 2.0 ns */
 100 #define   DCH_RDPREAMBLE_MAX  ((9<<1)+1) /* 9.5 ns */
 101 #define  DCH_IDLE_LIMIT_SHIFT 16
 102 #define  DCH_IDLE_LIMIT_MASK  0x7
 103 #define   DCH_IDLE_LIMIT_0    0
 104 #define   DCH_IDLE_LIMIT_4    1
 105 #define   DCH_IDLE_LIMIT_8    2
 106 #define   DCH_IDLE_LIMIT_16   3
 107 #define   DCH_IDLE_LIMIT_32   4
 108 #define   DCH_IDLE_LIMIT_64   5
 109 #define   DCH_IDLE_LIMIT_128  6
 110 #define   DCH_IDLE_LIMIT_256  7
 111 #define  DCH_DYN_IDLE_CTR_EN (1 << 19)
 112 #define  DCH_MEMCLK_SHIFT     20
 113 #define  DCH_MEMCLK_MASK      0x7
 114 #define   DCH_MEMCLK_100MHZ   0
 115 #define   DCH_MEMCLK_133MHZ   2
 116 #define   DCH_MEMCLK_166MHZ   5
 117 #define   DCH_MEMCLK_200MHZ   7
 118 #define  DCH_MEMCLK_VALID     (1 << 25)
 119 #define  DCH_MEMCLK_EN0       (1 << 26)
 120 #define  DCH_MEMCLK_EN1       (1 << 27)
 121 #define  DCH_MEMCLK_EN2       (1 << 28)
 122 #define  DCH_MEMCLK_EN3       (1 << 29)
 123
 124 /* Function 3 */
 125 #define SCRUB_CONTROL      0x58
 126 #define   SCRUB_NONE        0
 127 #define   SCRUB_40ns        1
 128 #define   SCRUB_80ns        2
 129 #define   SCRUB_160ns       3
 130 #define   SCRUB_320ns       4
 131 #define   SCRUB_640ns       5
 132 #define   SCRUB_1_28us      6
 133 #define   SCRUB_2_56us      7
 134 #define   SCRUB_5_12us      8
 135 #define   SCRUB_10_2us      9
 136 #define   SCRUB_20_5us     10
 137 #define   SCRUB_41_0us     11
 138 #define   SCRUB_81_9us     12
 139 #define   SCRUB_163_8us    13
 140 #define   SCRUB_327_7us    14
 141 #define   SCRUB_655_4us    15
 142 #define   SCRUB_1_31ms     16
 143 #define   SCRUB_2_62ms     17
 144 #define   SCRUB_5_24ms     18
 145 #define   SCRUB_10_49ms    19
 146 #define   SCRUB_20_97ms    20
 147 #define   SCRUB_42ms       21
 148 #define   SCRUB_84ms       22
 149 #define  SC_DRAM_SCRUB_RATE_SHFIT  0
 150 #define  SC_DRAM_SCRUB_RATE_MASK   0x1f
 151 #define  SC_L2_SCRUB_RATE_SHIFT    8
 152 #define  SC_L2_SCRUB_RATE_MASK     0x1f
 153 #define  SC_L1D_SCRUB_RATE_SHIFT   16
 154 #define  SC_L1D_SCRUB_RATE_MASK    0x1f
 155 #define SCRUB_ADDR_LOW     0x5C
 156 #define SCRUB_ADDR_HIGH    0x60
 157 #define NORTHBRIDGE_CAP    0xE8
 158 #define  NBCAP_128Bit         0x0001
 159 #define  NBCAP_MP             0x0002
 160 #define  NBCAP_BIG_MP         0x0004
 161 #define  NBCAP_ECC            0x0004
 162 #define  NBCAP_CHIPKILL_ECC   0x0010
 163 #define  NBCAP_MEMCLK_SHIFT   5
 164 #define  NBCAP_MEMCLK_MASK    3
 165 #define  NBCAP_MEMCLK_100MHZ  3
 166 #define  NBCAP_MEMCLK_133MHZ  2
 167 #define  NBCAP_MEMCLK_166MHZ  1
 168 #define  NBCAP_MEMCLK_200MHZ  0
 169 #define  NBCAP_MEMCTRL        0x0100
 170
 171
 172 static void setup_resource_map(const unsigned int *register_values, int max)
 173 {
 174         int i;
 175         print_debug("setting up resource map....\r\n");
 176         for(i = 0; i < max; i += 3) {
 177                 device_t dev;
 178                 unsigned where;
 179                 unsigned long reg;
 180 #if 0
 181                 print_debug_hex32(register_values[i]);
 182                 print_debug(" <-");
 183                 print_debug_hex32(register_values[i+2]);
 184                 print_debug("\r\n");
 185 #endif
 186                 dev = register_values[i] & ~0xff;
 187                 where = register_values[i] & 0xff;
 188                 reg = pci_read_config32(dev, where);
 189                 reg &= register_values[i+1];
 190                 reg |= register_values[i+2];
 191                 pci_write_config32(dev, where, reg);
 192 #if 0
 193                 reg = pci_read_config32(register_values[i]);
 194                 reg &= register_values[i+1];
 195                 reg |= register_values[i+2] & ~register_values[i+1];
 196                 pci_write_config32(register_values[i], reg);
 197 #endif
 198         }
 199         print_debug("done.\r\n");
 200 }
 201
 202 static void setup_default_resource_map(void)
 203 {
 204         static const unsigned int register_values[] = {
 205         /* Careful set limit registers before base registers which contain the enables */
 206         /* DRAM Limit i Registers
 207          * F1:0x44 i = 0
 208          * F1:0x4C i = 1
 209          * F1:0x54 i = 2
 210          * F1:0x5C i = 3
 211          * F1:0x64 i = 4
 212          * F1:0x6C i = 5
 213          * F1:0x74 i = 6
 214          * F1:0x7C i = 7
 215          * [ 2: 0] Destination Node ID
 216          *         000 = Node 0
 217          *         001 = Node 1
 218          *         010 = Node 2
 219          *         011 = Node 3
 220          *         100 = Node 4
 221          *         101 = Node 5
 222          *         110 = Node 6
 223          *         111 = Node 7
 224          * [ 7: 3] Reserved
 225          * [10: 8] Interleave select
 226          *         specifies the values of A[14:12] to use with interleave enable.
 227          * [15:11] Reserved
 228          * [31:16] DRAM Limit Address i Bits 39-24
 229          *         This field defines the upper address bits of a 40 bit  address
 230          *         that define the end of the DRAM region.
 231          */
 232         PCI_ADDR(0, 0x18, 1, 0x44), 0x0000f8f8, 0x00000000,
 233         PCI_ADDR(0, 0x18, 1, 0x4C), 0x0000f8f8, 0x00000001,
 234         PCI_ADDR(0, 0x18, 1, 0x54), 0x0000f8f8, 0x00000002,
 235         PCI_ADDR(0, 0x18, 1, 0x5C), 0x0000f8f8, 0x00000003,
 236         PCI_ADDR(0, 0x18, 1, 0x64), 0x0000f8f8, 0x00000004,
 237         PCI_ADDR(0, 0x18, 1, 0x6C), 0x0000f8f8, 0x00000005,
 238         PCI_ADDR(0, 0x18, 1, 0x74), 0x0000f8f8, 0x00000006,
 239         PCI_ADDR(0, 0x18, 1, 0x7C), 0x0000f8f8, 0x00000007,
 240         /* DRAM Base i Registers
 241          * F1:0x40 i = 0
 242          * F1:0x48 i = 1
 243          * F1:0x50 i = 2
 244          * F1:0x58 i = 3
 245          * F1:0x60 i = 4
 246          * F1:0x68 i = 5
 247          * F1:0x70 i = 6
 248          * F1:0x78 i = 7
 249          * [ 0: 0] Read Enable
 250          *         0 = Reads Disabled
 251          *         1 = Reads Enabled
 252          * [ 1: 1] Write Enable
 253          *         0 = Writes Disabled
 254          *         1 = Writes Enabled
 255          * [ 7: 2] Reserved
 256          * [10: 8] Interleave Enable
 257          *         000 = No interleave
 258          *         001 = Interleave on A[12] (2 nodes)
 259          *         010 = reserved
 260          *         011 = Interleave on A[12] and A[14] (4 nodes)
 261          *         100 = reserved
 262          *         101 = reserved
 263          *         110 = reserved
 264          *         111 = Interleve on A[12] and A[13] and A[14] (8 nodes)
 265          * [15:11] Reserved
 266          * [13:16] DRAM Base Address i Bits 39-24
 267          *         This field defines the upper address bits of a 40-bit address
 268          *         that define the start of the DRAM region.
 269          */
 270         PCI_ADDR(0, 0x18, 1, 0x40), 0x0000f8fc, 0x00000000,
 271         PCI_ADDR(0, 0x18, 1, 0x48), 0x0000f8fc, 0x00000000,
 272         PCI_ADDR(0, 0x18, 1, 0x50), 0x0000f8fc, 0x00000000,
 273         PCI_ADDR(0, 0x18, 1, 0x58), 0x0000f8fc, 0x00000000,
 274         PCI_ADDR(0, 0x18, 1, 0x60), 0x0000f8fc, 0x00000000,
 275         PCI_ADDR(0, 0x18, 1, 0x68), 0x0000f8fc, 0x00000000,
 276         PCI_ADDR(0, 0x18, 1, 0x70), 0x0000f8fc, 0x00000000,
 277         PCI_ADDR(0, 0x18, 1, 0x78), 0x0000f8fc, 0x00000000,
 278
 279         /* Memory-Mapped I/O Limit i Registers
 280          * F1:0x84 i = 0
 281          * F1:0x8C i = 1
 282          * F1:0x94 i = 2
 283          * F1:0x9C i = 3
 284          * F1:0xA4 i = 4
 285          * F1:0xAC i = 5
 286          * F1:0xB4 i = 6
 287          * F1:0xBC i = 7
 288          * [ 2: 0] Destination Node ID
 289          *         000 = Node 0
 290          *         001 = Node 1
 291          *         010 = Node 2
 292          *         011 = Node 3
 293          *         100 = Node 4
 294          *         101 = Node 5
 295          *         110 = Node 6
 296          *         111 = Node 7
 297          * [ 3: 3] Reserved
 298          * [ 5: 4] Destination Link ID
 299          *         00 = Link 0
 300          *         01 = Link 1
 301          *         10 = Link 2
 302          *         11 = Reserved
 303          * [ 6: 6] Reserved
 304          * [ 7: 7] Non-Posted
 305          *         0 = CPU writes may be posted
 306          *         1 = CPU writes must be non-posted
 307          * [31: 8] Memory-Mapped I/O Limit Address i (39-16)
 308          *         This field defines the upp adddress bits of a 40-bit address that
 309          *         defines the end of a memory-mapped I/O region n
 310          */
 311         PCI_ADDR(0, 0x18, 1, 0x84), 0x00000048, 0x00000000,
 312         PCI_ADDR(0, 0x18, 1, 0x8C), 0x00000048, 0x00000000,
 313         PCI_ADDR(0, 0x18, 1, 0x94), 0x00000048, 0x00000000,
 314         PCI_ADDR(0, 0x18, 1, 0x9C), 0x00000048, 0x00000000,
 315         PCI_ADDR(0, 0x18, 1, 0xA4), 0x00000048, 0x00000000,
 316         PCI_ADDR(0, 0x18, 1, 0xAC), 0x00000048, 0x00000000,
 317         PCI_ADDR(0, 0x18, 1, 0xB4), 0x00000048, 0x00000000,
 318         PCI_ADDR(0, 0x18, 1, 0xBC), 0x00000048, 0x00ffff00,
 319
 320         /* Memory-Mapped I/O Base i Registers
 321          * F1:0x80 i = 0
 322          * F1:0x88 i = 1
 323          * F1:0x90 i = 2
 324          * F1:0x98 i = 3
 325          * F1:0xA0 i = 4
 326          * F1:0xA8 i = 5
 327          * F1:0xB0 i = 6
 328          * F1:0xB8 i = 7
 329          * [ 0: 0] Read Enable
 330          *         0 = Reads disabled
 331          *         1 = Reads Enabled
 332          * [ 1: 1] Write Enable
 333          *         0 = Writes disabled
 334          *         1 = Writes Enabled
 335          * [ 2: 2] Cpu Disable
 336          *         0 = Cpu can use this I/O range
 337          *         1 = Cpu requests do not use this I/O range
 338          * [ 3: 3] Lock
 339          *         0 = base/limit registers i are read/write
 340          *         1 = base/limit registers i are read-only
 341          * [ 7: 4] Reserved
 342          * [31: 8] Memory-Mapped I/O Base Address i (39-16)
 343          *         This field defines the upper address bits of a 40bit address
 344          *         that defines the start of memory-mapped I/O region i
 345          */
 346         PCI_ADDR(0, 0x18, 1, 0x80), 0x000000f0, 0x00000000,
 347         PCI_ADDR(0, 0x18, 1, 0x88), 0x000000f0, 0x00000000,
 348         PCI_ADDR(0, 0x18, 1, 0x90), 0x000000f0, 0x00000000,
 349         PCI_ADDR(0, 0x18, 1, 0x98), 0x000000f0, 0x00000000,
 350         PCI_ADDR(0, 0x18, 1, 0xA0), 0x000000f0, 0x00000000,
 351         PCI_ADDR(0, 0x18, 1, 0xA8), 0x000000f0, 0x00000000,
 352         PCI_ADDR(0, 0x18, 1, 0xB0), 0x000000f0, 0x00000000,
 353         PCI_ADDR(0, 0x18, 1, 0xB8), 0x000000f0, 0x00fc0003,
 354
 355         /* PCI I/O Limit i Registers
 356          * F1:0xC4 i = 0
 357          * F1:0xCC i = 1
 358          * F1:0xD4 i = 2
 359          * F1:0xDC i = 3
 360          * [ 2: 0] Destination Node ID
 361          *         000 = Node 0
 362          *         001 = Node 1
 363          *         010 = Node 2
 364          *         011 = Node 3
 365          *         100 = Node 4
 366          *         101 = Node 5
 367          *         110 = Node 6
 368          *         111 = Node 7
 369          * [ 3: 3] Reserved
 370          * [ 5: 4] Destination Link ID
 371          *         00 = Link 0
 372          *         01 = Link 1
 373          *         10 = Link 2
 374          *         11 = reserved
 375          * [11: 6] Reserved
 376          * [24:12] PCI I/O Limit Address i
 377          *         This field defines the end of PCI I/O region n
 378          * [31:25] Reserved
 379          */
 380         PCI_ADDR(0, 0x18, 1, 0xC4), 0xFE000FC8, 0x01fff000,
 381         PCI_ADDR(0, 0x18, 1, 0xCC), 0xFE000FC8, 0x00000000,
 382         PCI_ADDR(0, 0x18, 1, 0xD4), 0xFE000FC8, 0x00000000,
 383         PCI_ADDR(0, 0x18, 1, 0xDC), 0xFE000FC8, 0x00000000,
 384
 385         /* PCI I/O Base i Registers
 386          * F1:0xC0 i = 0
 387          * F1:0xC8 i = 1
 388          * F1:0xD0 i = 2
 389          * F1:0xD8 i = 3
 390          * [ 0: 0] Read Enable
 391          *         0 = Reads Disabled
 392          *         1 = Reads Enabled
 393          * [ 1: 1] Write Enable
 394          *         0 = Writes Disabled
 395          *         1 = Writes Enabled
 396          * [ 3: 2] Reserved
 397          * [ 4: 4] VGA Enable
 398          *         0 = VGA matches Disabled
 399          *         1 = matches all address < 64K and where A[9:0] is in the
 400          *             range 3B0-3BB or 3C0-3DF independen of the base & limit registers
 401          * [ 5: 5] ISA Enable
 402          *         0 = ISA matches Disabled
 403          *         1 = Blocks address < 64K and in the last 768 bytes of eack 1K block
 404          *             from matching agains this base/limit pair
 405          * [11: 6] Reserved
 406          * [24:12] PCI I/O Base i
 407          *         This field defines the start of PCI I/O region n
 408          * [31:25] Reserved
 409          */
 410         PCI_ADDR(0, 0x18, 1, 0xC0), 0xFE000FCC, 0x00000003,
 411         PCI_ADDR(0, 0x18, 1, 0xC8), 0xFE000FCC, 0x00000000,
 412         PCI_ADDR(0, 0x18, 1, 0xD0), 0xFE000FCC, 0x00000000,
 413         PCI_ADDR(0, 0x18, 1, 0xD8), 0xFE000FCC, 0x00000000,
 414
 415         /* Config Base and Limit i Registers
 416          * F1:0xE0 i = 0
 417          * F1:0xE4 i = 1
 418          * F1:0xE8 i = 2
 419          * F1:0xEC i = 3
 420          * [ 0: 0] Read Enable
 421          *         0 = Reads Disabled
 422          *         1 = Reads Enabled
 423          * [ 1: 1] Write Enable
 424          *         0 = Writes Disabled
 425          *         1 = Writes Enabled
 426          * [ 2: 2] Device Number Compare Enable
 427          *         0 = The ranges are based on bus number
 428          *         1 = The ranges are ranges of devices on bus 0
 429          * [ 3: 3] Reserved
 430          * [ 6: 4] Destination Node
 431          *         000 = Node 0
 432          *         001 = Node 1
 433          *         010 = Node 2
 434          *         011 = Node 3
 435          *         100 = Node 4
 436          *         101 = Node 5
 437          *         110 = Node 6
 438          *         111 = Node 7
 439          * [ 7: 7] Reserved
 440          * [ 9: 8] Destination Link
 441          *         00 = Link 0
 442          *         01 = Link 1
 443          *         10 = Link 2
 444          *         11 - Reserved
 445          * [15:10] Reserved
 446          * [23:16] Bus Number Base i
 447          *         This field defines the lowest bus number in configuration region i
 448          * [31:24] Bus Number Limit i
 449          *         This field defines the highest bus number in configuration regin i
 450          */
 451         PCI_ADDR(0, 0x18, 1, 0xE0), 0x0000FC88, 0xff000003,
 452         PCI_ADDR(0, 0x18, 1, 0xE4), 0x0000FC88, 0x00000000,
 453         PCI_ADDR(0, 0x18, 1, 0xE8), 0x0000FC88, 0x00000000,
 454         PCI_ADDR(0, 0x18, 1, 0xEC), 0x0000FC88, 0x00000000,
 455         };
 456         int max;
 457         max = sizeof(register_values)/sizeof(register_values[0]);
 458         setup_resource_map(register_values, max);
 459 }
 460
 461 static void sdram_set_registers(const struct mem_controller *ctrl)
 462 {
 463         static const unsigned int register_values[] = {
 464
 465         /* Careful set limit registers before base registers which contain the enables */
 466         /* DRAM Limit i Registers
 467          * F1:0x44 i = 0
 468          * F1:0x4C i = 1
 469          * F1:0x54 i = 2
 470          * F1:0x5C i = 3
 471          * F1:0x64 i = 4
 472          * F1:0x6C i = 5
 473          * F1:0x74 i = 6
 474          * F1:0x7C i = 7
 475          * [ 2: 0] Destination Node ID
 476          *         000 = Node 0
 477          *         001 = Node 1
 478          *         010 = Node 2
 479          *         011 = Node 3
 480          *         100 = Node 4
 481          *         101 = Node 5
 482          *         110 = Node 6
 483          *         111 = Node 7
 484          * [ 7: 3] Reserved
 485          * [10: 8] Interleave select
 486          *         specifies the values of A[14:12] to use with interleave enable.
 487          * [15:11] Reserved
 488          * [31:16] DRAM Limit Address i Bits 39-24
 489          *         This field defines the upper address bits of a 40 bit  address
 490          *         that define the end of the DRAM region.
 491          */
 492         PCI_ADDR(0, 0x18, 1, 0x44), 0x0000f8f8, 0x00000000,
 493         PCI_ADDR(0, 0x18, 1, 0x4C), 0x0000f8f8, 0x00000001,
 494         PCI_ADDR(0, 0x18, 1, 0x54), 0x0000f8f8, 0x00000002,
 495         PCI_ADDR(0, 0x18, 1, 0x5C), 0x0000f8f8, 0x00000003,
 496         PCI_ADDR(0, 0x18, 1, 0x64), 0x0000f8f8, 0x00000004,
 497         PCI_ADDR(0, 0x18, 1, 0x6C), 0x0000f8f8, 0x00000005,
 498         PCI_ADDR(0, 0x18, 1, 0x74), 0x0000f8f8, 0x00000006,
 499         PCI_ADDR(0, 0x18, 1, 0x7C), 0x0000f8f8, 0x00000007,
 500         /* DRAM Base i Registers
 501          * F1:0x40 i = 0
 502          * F1:0x48 i = 1
 503          * F1:0x50 i = 2
 504          * F1:0x58 i = 3
 505          * F1:0x60 i = 4
 506          * F1:0x68 i = 5
 507          * F1:0x70 i = 6
 508          * F1:0x78 i = 7
 509          * [ 0: 0] Read Enable
 510          *         0 = Reads Disabled
 511          *         1 = Reads Enabled
 512          * [ 1: 1] Write Enable
 513          *         0 = Writes Disabled
 514          *         1 = Writes Enabled
 515          * [ 7: 2] Reserved
 516          * [10: 8] Interleave Enable
 517          *         000 = No interleave
 518          *         001 = Interleave on A[12] (2 nodes)
 519          *         010 = reserved
 520          *         011 = Interleave on A[12] and A[14] (4 nodes)
 521          *         100 = reserved
 522          *         101 = reserved
 523          *         110 = reserved
 524          *         111 = Interleve on A[12] and A[13] and A[14] (8 nodes)
 525          * [15:11] Reserved
 526          * [13:16] DRAM Base Address i Bits 39-24
 527          *         This field defines the upper address bits of a 40-bit address
 528          *         that define the start of the DRAM region.
 529          */
 530         PCI_ADDR(0, 0x18, 1, 0x40), 0x0000f8fc, 0x00000000,
 531         PCI_ADDR(0, 0x18, 1, 0x48), 0x0000f8fc, 0x00000000,
 532         PCI_ADDR(0, 0x18, 1, 0x50), 0x0000f8fc, 0x00000000,
 533         PCI_ADDR(0, 0x18, 1, 0x58), 0x0000f8fc, 0x00000000,
 534         PCI_ADDR(0, 0x18, 1, 0x60), 0x0000f8fc, 0x00000000,
 535         PCI_ADDR(0, 0x18, 1, 0x68), 0x0000f8fc, 0x00000000,
 536         PCI_ADDR(0, 0x18, 1, 0x70), 0x0000f8fc, 0x00000000,
 537         PCI_ADDR(0, 0x18, 1, 0x78), 0x0000f8fc, 0x00000000,
 538
 539         /* DRAM CS Base Address i Registers
 540          * F2:0x40 i = 0
 541          * F2:0x44 i = 1
 542          * F2:0x48 i = 2
 543          * F2:0x4C i = 3
 544          * F2:0x50 i = 4
 545          * F2:0x54 i = 5
 546          * F2:0x58 i = 6
 547          * F2:0x5C i = 7
 548          * [ 0: 0] Chip-Select Bank Enable
 549          *         0 = Bank Disabled
 550          *         1 = Bank Enabled
 551          * [ 8: 1] Reserved
 552          * [15: 9] Base Address (19-13)
 553          *         An optimization used when all DIMM are the same size...
 554          * [20:16] Reserved
 555          * [31:21] Base Address (35-25)
 556          *         This field defines the top 11 addresses bit of a 40-bit
 557          *         address that define the memory address space.  These
 558          *         bits decode 32-MByte blocks of memory.
 559          */
 560         PCI_ADDR(0, 0x18, 2, 0x40), 0x001f01fe, 0x00000000,
 561         PCI_ADDR(0, 0x18, 2, 0x44), 0x001f01fe, 0x00000000,
 562         PCI_ADDR(0, 0x18, 2, 0x48), 0x001f01fe, 0x00000000,
 563         PCI_ADDR(0, 0x18, 2, 0x4C), 0x001f01fe, 0x00000000,
 564         PCI_ADDR(0, 0x18, 2, 0x50), 0x001f01fe, 0x00000000,
 565         PCI_ADDR(0, 0x18, 2, 0x54), 0x001f01fe, 0x00000000,
 566         PCI_ADDR(0, 0x18, 2, 0x58), 0x001f01fe, 0x00000000,
 567         PCI_ADDR(0, 0x18, 2, 0x5C), 0x001f01fe, 0x00000000,
 568         /* DRAM CS Mask Address i Registers
 569          * F2:0x60 i = 0
 570          * F2:0x64 i = 1
 571          * F2:0x68 i = 2
 572          * F2:0x6C i = 3
 573          * F2:0x70 i = 4
 574          * F2:0x74 i = 5
 575          * F2:0x78 i = 6
 576          * F2:0x7C i = 7
 577          * Select bits to exclude from comparison with the DRAM Base address register.
 578          * [ 8: 0] Reserved
 579          * [15: 9] Address Mask (19-13)
 580          *         Address to be excluded from the optimized case
 581          * [20:16] Reserved
 582          * [29:21] Address Mask (33-25)
 583          *         The bits with an address mask of 1 are excluded from address comparison
 584          * [31:30] Reserved
 585          *
 586          */
 587         PCI_ADDR(0, 0x18, 2, 0x60), 0xC01f01ff, 0x00000000,
 588         PCI_ADDR(0, 0x18, 2, 0x64), 0xC01f01ff, 0x00000000,
 589         PCI_ADDR(0, 0x18, 2, 0x68), 0xC01f01ff, 0x00000000,
 590         PCI_ADDR(0, 0x18, 2, 0x6C), 0xC01f01ff, 0x00000000,
 591         PCI_ADDR(0, 0x18, 2, 0x70), 0xC01f01ff, 0x00000000,
 592         PCI_ADDR(0, 0x18, 2, 0x74), 0xC01f01ff, 0x00000000,
 593         PCI_ADDR(0, 0x18, 2, 0x78), 0xC01f01ff, 0x00000000,
 594         PCI_ADDR(0, 0x18, 2, 0x7C), 0xC01f01ff, 0x00000000,
 595         /* DRAM Bank Address Mapping Register
 596          * F2:0x80
 597          * Specify the memory module size
 598          * [ 2: 0] CS1/0
 599          * [ 6: 4] CS3/2
 600          * [10: 8] CS5/4
 601          * [14:12] CS7/6
 602          *         000 = 32Mbyte  (Rows = 12 & Col =  8)
 603          *         001 = 64Mbyte  (Rows = 12 & Col =  9)
 604          *         010 = 128Mbyte (Rows = 13 & Col =  9)|(Rows = 12 & Col = 10)
 605          *         011 = 256Mbyte (Rows = 13 & Col = 10)|(Rows = 12 & Col = 11)
 606          *         100 = 512Mbyte (Rows = 13 & Col = 11)|(Rows = 14 & Col = 10)
 607          *         101 = 1Gbyte   (Rows = 14 & Col = 11)|(Rows = 13 & Col = 12)
 608          *         110 = 2Gbyte   (Rows = 14 & Col = 12)
 609          *         111 = reserved
 610          * [ 3: 3] Reserved
 611          * [ 7: 7] Reserved
 612          * [11:11] Reserved
 613          * [31:15]
 614          */
 615         PCI_ADDR(0, 0x18, 2, 0x80), 0xffff8888, 0x00000000,
 616         /* DRAM Timing Low Register
 617          * F2:0x88
 618          * [ 2: 0] Tcl (Cas# Latency, Cas# to read-data-valid)
 619          *         000 = reserved
 620          *         001 = CL 2
 621          *         010 = CL 3
 622          *         011 = reserved
 623          *         100 = reserved
 624          *         101 = CL 2.5
 625          *         110 = reserved
 626          *         111 = reserved
 627          * [ 3: 3] Reserved
 628          * [ 7: 4] Trc (Row Cycle Time, Ras#-active to Ras#-active/bank auto refresh)
 629          *         0000 =  7 bus clocks
 630          *         0001 =  8 bus clocks
 631          *         ...
 632          *         1110 = 21 bus clocks
 633          *         1111 = 22 bus clocks
 634          * [11: 8] Trfc (Row refresh Cycle time, Auto-refresh-active to RAS#-active or RAS#auto-refresh)
 635          *         0000 = 9 bus clocks
 636          *         0010 = 10 bus clocks
 637          *         ....
 638          *         1110 = 23 bus clocks
 639          *         1111 = 24 bus clocks
 640          * [14:12] Trcd (Ras#-active to Case#-read/write Delay)
 641          *         000 = reserved
 642          *         001 = reserved
 643          *         010 = 2 bus clocks
 644          *         011 = 3 bus clocks
 645          *         100 = 4 bus clocks
 646          *         101 = 5 bus clocks
 647          *         110 = 6 bus clocks
 648          *         111 = reserved
 649          * [15:15] Reserved
 650          * [18:16] Trrd (Ras# to Ras# Delay)
 651          *         000 = reserved
 652          *         001 = reserved
 653          *         010 = 2 bus clocks
 654          *         011 = 3 bus clocks
 655          *         100 = 4 bus clocks
 656          *         101 = reserved
 657          *         110 = reserved
 658          *         111 = reserved
 659          * [19:19] Reserved
 660          * [23:20] Tras (Minmum Ras# Active Time)
 661          *         0000 to 0100 = reserved
 662          *         0101 = 5 bus clocks
 663          *         ...
 664          *         1111 = 15 bus clocks
 665          * [26:24] Trp (Row Precharge Time)
 666          *         000 = reserved
 667          *         001 = reserved
 668          *         010 = 2 bus clocks
 669          *         011 = 3 bus clocks
 670          *         100 = 4 bus clocks
 671          *         101 = 5 bus clocks
 672          *         110 = 6 bus clocks
 673          *         111 = reserved
 674          * [27:27] Reserved
 675          * [28:28] Twr (Write Recovery Time)
 676          *         0 = 2 bus clocks
 677          *         1 = 3 bus clocks
 678          * [31:29] Reserved
 679          */
 680         PCI_ADDR(0, 0x18, 2, 0x88), 0xe8088008, 0x02522001 /* 0x03623125 */ ,
 681         /* DRAM Timing High Register
 682          * F2:0x8C
 683          * [ 0: 0] Twtr (Write to Read Delay)
 684          *         0 = 1 bus Clocks
 685          *         1 = 2 bus Clocks
 686          * [ 3: 1] Reserved
 687          * [ 6: 4] Trwt (Read to Write Delay)
 688          *         000 = 1 bus clocks
 689          *         001 = 2 bus clocks
 690          *         010 = 3 bus clocks
 691          *         011 = 4 bus clocks
 692          *         100 = 5 bus clocks
 693          *         101 = 6 bus clocks
 694          *         110 = reserved
 695          *         111 = reserved
 696          * [ 7: 7] Reserved
 697          * [12: 8] Tref (Refresh Rate)
 698          *         00000 = 100Mhz 4K rows
 699          *         00001 = 133Mhz 4K rows
 700          *         00010 = 166Mhz 4K rows
 701          *         00011 = 200Mhz 4K rows
 702          *         01000 = 100Mhz 8K/16K rows
 703          *         01001 = 133Mhz 8K/16K rows
 704          *         01010 = 166Mhz 8K/16K rows
 705          *         01011 = 200Mhz 8K/16K rows
 706          * [19:13] Reserved
 707          * [22:20] Twcl (Write CAS Latency)
 708          *         000 = 1 Mem clock after CAS# (Unbuffered Dimms)
 709          *         001 = 2 Mem clocks after CAS# (Registered Dimms)
 710          * [31:23] Reserved
 711          */
 712         PCI_ADDR(0, 0x18, 2, 0x8c), 0xff8fe08e, (0 << 20)|(0 << 8)|(0 << 4)|(0 << 0),
 713         /* DRAM Config Low Register
 714          * F2:0x90
 715          * [ 0: 0] DLL Disable
 716          *         0 = Enabled
 717          *         1 = Disabled
 718          * [ 1: 1] D_DRV
 719          *         0 = Normal Drive
 720          *         1 = Weak Drive
 721          * [ 2: 2] QFC_EN
 722          *         0 = Disabled
 723          *         1 = Enabled
 724          * [ 3: 3] Disable DQS Hystersis  (FIXME handle this one carefully)
 725          *         0 = Enable DQS input filter
 726          *         1 = Disable DQS input filtering
 727          * [ 7: 4] Reserved
 728          * [ 8: 8] DRAM_Init
 729          *         0 = Initialization done or not yet started.
 730          *         1 = Initiate DRAM intialization sequence
 731          * [ 9: 9] SO-Dimm Enable
 732          *         0 = Do nothing
 733          *         1 = SO-Dimms present
 734          * [10:10] DramEnable
 735          *         0 = DRAM not enabled
 736          *         1 = DRAM initialized and enabled
 737          * [11:11] Memory Clear Status
 738          *         0 = Memory Clear function has not completed
 739          *         1 = Memory Clear function has completed
 740          * [12:12] Exit Self-Refresh
 741          *         0 = Exit from self-refresh done or not yet started
 742          *         1 = DRAM exiting from self refresh
 743          * [13:13] Self-Refresh Status
 744          *         0 = Normal Operation
 745          *         1 = Self-refresh mode active
 746          * [15:14] Read/Write Queue Bypass Count
 747          *         00 = 2
 748          *         01 = 4
 749          *         10 = 8
 750          *         11 = 16
 751          * [16:16] 128-bit/64-Bit
 752          *         0 = 64bit Interface to DRAM
 753          *         1 = 128bit Interface to DRAM
 754          * [17:17] DIMM ECC Enable
 755          *         0 = Some DIMMs do not have ECC
 756          *         1 = ALL DIMMS have ECC bits
 757          * [18:18] UnBuffered DIMMs
 758          *         0 = Buffered DIMMS
 759          *         1 = Unbuffered DIMMS
 760          * [19:19] Enable 32-Byte Granularity
 761          *         0 = Optimize for 64byte bursts
 762          *         1 = Optimize for 32byte bursts
 763          * [20:20] DIMM 0 is x4
 764          * [21:21] DIMM 1 is x4
 765          * [22:22] DIMM 2 is x4
 766          * [23:23] DIMM 3 is x4
 767          *         0 = DIMM is not x4
 768          *         1 = x4 DIMM present
 769          * [24:24] Disable DRAM Receivers
 770          *         0 = Receivers enabled
 771          *         1 = Receivers disabled
 772          * [27:25] Bypass Max
 773          *         000 = Arbiters chois is always respected
 774          *         001 = Oldest entry in DCQ can be bypassed 1 time
 775          *         010 = Oldest entry in DCQ can be bypassed 2 times
 776          *         011 = Oldest entry in DCQ can be bypassed 3 times
 777          *         100 = Oldest entry in DCQ can be bypassed 4 times
 778          *         101 = Oldest entry in DCQ can be bypassed 5 times
 779          *         110 = Oldest entry in DCQ can be bypassed 6 times
 780          *         111 = Oldest entry in DCQ can be bypassed 7 times
 781          * [31:28] Reserved
 782          */
 783         PCI_ADDR(0, 0x18, 2, 0x90), 0xf0000000,
 784         (4 << 25)|(0 << 24)|
 785         (0 << 23)|(0 << 22)|(0 << 21)|(0 << 20)|
 786         (1 << 19)|(0 << 18)|(1 << 17)|(0 << 16)|
 787         (2 << 14)|(0 << 13)|(0 << 12)|
 788         (0 << 11)|(0 << 10)|(0 << 9)|(0 << 8)|
 789         (0 << 3) |(0 << 1) |(0 << 0),
 790         /* DRAM Config High Register
 791          * F2:0x94
 792          * [ 0: 3] Maximum Asynchronous Latency
 793          *         0000 = 0 ns
 794          *         ...
 795          *         1111 = 15 ns
 796          * [ 7: 4] Reserved
 797          * [11: 8] Read Preamble
 798          *         0000 = 2.0 ns
 799          *         0001 = 2.5 ns
 800          *         0010 = 3.0 ns
 801          *         0011 = 3.5 ns
 802          *         0100 = 4.0 ns
 803          *         0101 = 4.5 ns
 804          *         0110 = 5.0 ns
 805          *         0111 = 5.5 ns
 806          *         1000 = 6.0 ns
 807          *         1001 = 6.5 ns
 808          *         1010 = 7.0 ns
 809          *         1011 = 7.5 ns
 810          *         1100 = 8.0 ns
 811          *         1101 = 8.5 ns
 812          *         1110 = 9.0 ns
 813          *         1111 = 9.5 ns
 814          * [15:12] Reserved
 815          * [18:16] Idle Cycle Limit
 816          *         000 = 0 cycles
 817          *         001 = 4 cycles
 818          *         010 = 8 cycles
 819          *         011 = 16 cycles
 820          *         100 = 32 cycles
 821          *         101 = 64 cycles
 822          *         110 = 128 cycles
 823          *         111 = 256 cycles
 824          * [19:19] Dynamic Idle Cycle Center Enable
 825          *         0 = Use Idle Cycle Limit
 826          *         1 = Generate a dynamic Idle cycle limit
 827          * [22:20] DRAM MEMCLK Frequency
 828          *         000 = 100Mhz
 829          *         001 = reserved
 830          *         010 = 133Mhz
 831          *         011 = reserved
 832          *         100 = reserved
 833          *         101 = 166Mhz
 834          *         110 = reserved
 835          *         111 = reserved
 836          * [24:23] Reserved
 837          * [25:25] Memory Clock Ratio Valid (FIXME carefully enable memclk)
 838          *         0 = Disable MemClks
 839          *         1 = Enable MemClks
 840          * [26:26] Memory Clock 0 Enable
 841          *         0 = Disabled
 842          *         1 = Enabled
 843          * [27:27] Memory Clock 1 Enable
 844          *         0 = Disabled
 845          *         1 = Enabled
 846          * [28:28] Memory Clock 2 Enable
 847          *         0 = Disabled
 848          *         1 = Enabled
 849          * [29:29] Memory Clock 3 Enable
 850          *         0 = Disabled
 851          *         1 = Enabled
 852          * [31:30] Reserved
 853          */
 854         PCI_ADDR(0, 0x18, 2, 0x94), 0xc180f0f0,
 855         (0 << 29)|(0 << 28)|(0 << 27)|(0 << 26)|(0 << 25)|
 856         (0 << 20)|(0 << 19)|(DCH_IDLE_LIMIT_16 << 16)|(0 << 8)|(0 << 0),
 857         /* DRAM Delay Line Register
 858          * F2:0x98
 859          * Adjust the skew of the input DQS strobe relative to DATA
 860          * [15: 0] Reserved
 861          * [23:16] Delay Line Adjust
 862          *         Adjusts the DLL derived PDL delay by one or more delay stages
 863          *         in either the faster or slower direction.
 864          * [24:24} Adjust Slower
 865          *         0 = Do Nothing
 866          *         1 = Adj is used to increase the PDL delay
 867          * [25:25] Adjust Faster
 868          *         0 = Do Nothing
 869          *         1 = Adj is used to decrease the PDL delay
 870          * [31:26] Reserved
 871          */
 872         PCI_ADDR(0, 0x18, 2, 0x98), 0xfc00ffff, 0x00000000,
 873         /* DRAM Scrub Control Register
 874          * F3:0x58
 875          * [ 4: 0] DRAM Scrube Rate
 876          * [ 7: 5] reserved
 877          * [12: 8] L2 Scrub Rate
 878          * [15:13] reserved
 879          * [20:16] Dcache Scrub
 880          * [31:21] reserved
 881          *         Scrub Rates
 882          *         00000 = Do not scrub
 883          *         00001 =  40.00 ns
 884          *         00010 =  80.00 ns
 885          *         00011 = 160.00 ns
 886          *         00100 = 320.00 ns
 887          *         00101 = 640.00 ns
 888          *         00110 =   1.28 us
 889          *         00111 =   2.56 us
 890          *         01000 =   5.12 us
 891          *         01001 =  10.20 us
 892          *         01011 =  41.00 us
 893          *         01100 =  81.90 us
 894          *         01101 = 163.80 us
 895          *         01110 = 327.70 us
 896          *         01111 = 655.40 us
 897          *         10000 =   1.31 ms
 898          *         10001 =   2.62 ms
 899          *         10010 =   5.24 ms
 900          *         10011 =  10.49 ms
 901          *         10100 =  20.97 ms
 902          *         10101 =  42.00 ms
 903          *         10110 =  84.00 ms
 904          *         All Others = Reserved
 905          */
 906         PCI_ADDR(0, 0x18, 3, 0x58), 0xffe0e0e0, 0x00000000,
 907         /* DRAM Scrub Address Low Register
 908          * F3:0x5C
 909          * [ 0: 0] DRAM Scrubber Redirect Enable
 910          *         0 = Do nothing
 911          *         1 = Scrubber Corrects errors found in normal operation
 912          * [ 5: 1] Reserved
 913          * [31: 6] DRAM Scrub Address 31-6
 914          */
 915         PCI_ADDR(0, 0x18, 3, 0x5C), 0x0000003e, 0x00000000,
 916         /* DRAM Scrub Address High Register
 917          * F3:0x60
 918          * [ 7: 0] DRAM Scrubb Address 39-32
 919          * [31: 8] Reserved
 920          */
 921         PCI_ADDR(0, 0x18, 3, 0x60), 0xffffff00, 0x00000000,
 922 //BY LYH  add IOMMU 64M APERTURE
 923         PCI_ADDR(0, 0x18, 3, 0x94), 0xffff8000, 0x00000f70,
 924         PCI_ADDR(0, 0x18, 3, 0x90), 0xffffff80, 0x00000002,
 925         PCI_ADDR(0, 0x18, 3, 0x98), 0x0000000f, 0x00068300,
 926
 927 //BY LYH END
 928         };
 929         int i;
 930         int max;
 931         print_debug("setting up CPU");
 932         print_debug_hex8(ctrl->node_id);
 933         print_debug(" northbridge registers\r\n");
 934         max = sizeof(register_values)/sizeof(register_values[0]);
 935         for(i = 0; i < max; i += 3) {
 936                 device_t dev;
 937                 unsigned where;
 938                 unsigned long reg;
 939 #if 0
 940                 print_debug_hex32(register_values[i]);
 941                 print_debug(" <-");
 942                 print_debug_hex32(register_values[i+2]);
 943                 print_debug("\r\n");
 944 #endif
 945                 dev = (register_values[i] & ~0xff) - PCI_DEV(0, 0x18, 0) + ctrl->f0;
 946                 where = register_values[i] & 0xff;
 947                 reg = pci_read_config32(dev, where);
 948                 reg &= register_values[i+1];
 949                 reg |= register_values[i+2];
 950                 pci_write_config32(dev, where, reg);
 951 #if 0
 952
 953                 reg = pci_read_config32(register_values[i]);
 954                 reg &= register_values[i+1];
 955                 reg |= register_values[i+2];
 956                 pci_write_config32(register_values[i], reg);
 957 #endif
 958         }
 959         print_debug("done.\r\n");
 960 }
 961
 962
 963 static int is_dual_channel(const struct mem_controller *ctrl)
 964 {
 965         uint32_t dcl;
 966         dcl = pci_read_config32(ctrl->f2, DRAM_CONFIG_LOW);
 967         return dcl & DCL_128BitEn;
 968 }
 969
 970 static int is_opteron(const struct mem_controller *ctrl)
 971 {
 972         /* Test to see if I am an Opteron.
 973          * FIXME Testing dual channel capability is correct for now
 974          * but a beter test is probably required.
 975          */
 976 #warning "FIXME implement a better test for opterons"
 977         uint32_t nbcap;
 978         nbcap = pci_read_config32(ctrl->f3, NORTHBRIDGE_CAP);
 979         return !!(nbcap & NBCAP_128Bit);
 980 }
 981
 982 static int is_registered(const struct mem_controller *ctrl)
 983 {
 984         /* Test to see if we are dealing with registered SDRAM.
 985          * If we are not registered we are unbuffered.
 986          * This function must be called after spd_handle_unbuffered_dimms.
 987          */
 988         uint32_t dcl;
 989         dcl = pci_read_config32(ctrl->f2, DRAM_CONFIG_LOW);
 990         return !(dcl & DCL_UnBufDimm);
 991 }
 992
 993 struct dimm_size {
 994         unsigned long side1;
 995         unsigned long side2;
 996 };
 997
 998 static struct dimm_size spd_get_dimm_size(unsigned device)
 999 {
1000         /* Calculate the log base 2 size of a DIMM in bits */
1001         struct dimm_size sz;
1002         int value, low;
1003         sz.side1 = 0;
1004         sz.side2 = 0;
1005
1006         /* Note it might be easier to use byte 31 here, it has the DIMM size as
1007          * a multiple of 4MB.  The way we do it now we can size both
1008          * sides of an assymetric dimm.
1009          */
1010         value = spd_read_byte(device, 3);       /* rows */
1011         if (value < 0) goto out;
1012         sz.side1 += value & 0xf;
1013
1014         value = spd_read_byte(device, 4);       /* columns */
1015         if (value < 0) goto out;
1016         sz.side1 += value & 0xf;
1017
1018         value = spd_read_byte(device, 17);      /* banks */
1019         if (value < 0) goto out;
1020         sz.side1 += log2(value & 0xff);
1021
1022         /* Get the module data width and convert it to a power of two */
1023         value = spd_read_byte(device, 7);       /* (high byte) */
1024         if (value < 0) goto out;
1025         value &= 0xff;
1026         value <<= 8;
1027
1028         low = spd_read_byte(device, 6); /* (low byte) */
1029         if (low < 0) goto out;
1030         value = value | (low & 0xff);
1031         sz.side1 += log2(value);
1032
1033         /* side 2 */
1034         value = spd_read_byte(device, 5);       /* number of physical banks */
1035         if (value <= 1) goto out;
1036
1037         /* Start with the symmetrical case */
1038         sz.side2 = sz.side1;
1039
1040         value = spd_read_byte(device, 3);       /* rows */
1041         if (value < 0) goto out;
1042         if ((value & 0xf0) == 0) goto out;      /* If symmetrical we are done */
1043         sz.side2 -= (value & 0x0f);             /* Subtract out rows on side 1 */
1044         sz.side2 += ((value >> 4) & 0x0f);      /* Add in rows on side 2 */
1045
1046         value = spd_read_byte(device, 4);       /* columns */
1047         if (value < 0) goto out;
1048         sz.side2 -= (value & 0x0f);             /* Subtract out columns on side 1 */
1049         sz.side2 += ((value >> 4) & 0x0f);      /* Add in columsn on side 2 */
1050
1051  out:
1052         return sz;
1053 }
1054
1055 static void set_dimm_size(const struct mem_controller *ctrl, struct dimm_size sz, unsigned index)
1056 {
1057         uint32_t base0, base1, map;
1058         uint32_t dch;
1059
1060 #if 0
1061         print_debug("set_dimm_size: (");
1062         print_debug_hex32(sz.side1);
1063         print_debug_char(',');
1064         print_debug_hex32(sz.side2);
1065         print_debug_char(',');
1066         print_debug_hex32(index);
1067         print_debug(")\r\n");
1068 #endif
1069         if (sz.side1 != sz.side2) {
1070                 sz.side2 = 0;
1071         }
1072         map = pci_read_config32(ctrl->f2, DRAM_BANK_ADDR_MAP);
1073         map &= ~(0xf << (index + 4));
1074
1075         /* For each base register.
1076          * Place the dimm size in 32 MB quantities in the bits 31 - 21.
1077          * The initialize dimm size is in bits.
1078          * Set the base enable bit0.
1079          */
1080
1081         base0 = base1 = 0;
1082
1083         /* Make certain side1 of the dimm is at least 32MB */
1084         if (sz.side1 >= (25 +3)) {
1085                 map |= (sz.side1 - (25 + 3)) << (index *4);
1086                 base0 = (1 << ((sz.side1 - (25 + 3)) + 21)) | 1;
1087         }
1088         /* Make certain side2 of the dimm is at least 32MB */
1089         if (sz.side2 >= (25 + 3)) {
1090                 base1 = (1 << ((sz.side2 - (25 + 3)) + 21)) | 1;
1091         }
1092
1093         /* Double the size if we are using dual channel memory */
1094         if (is_dual_channel(ctrl)) {
1095                 base0 = (base0 << 1) | (base0 & 1);
1096                 base1 = (base1 << 1) | (base1 & 1);
1097         }
1098
1099         /* Clear the reserved bits */
1100         base0 &= ~0x001ffffe;
1101         base1 &= ~0x001ffffe;
1102
1103         /* Set the appropriate DIMM base address register */
1104         pci_write_config32(ctrl->f2, DRAM_CSBASE + (((index << 1)+0)<<2), base0);
1105         pci_write_config32(ctrl->f2, DRAM_CSBASE + (((index << 1)+1)<<2), base1);
1106         pci_write_config32(ctrl->f2, DRAM_BANK_ADDR_MAP, map);
1107
1108         /* Enable the memory clocks for this DIMM */
1109         if (base0) {
1110                 dch = pci_read_config32(ctrl->f2, DRAM_CONFIG_HIGH);
1111                 dch |= DCH_MEMCLK_EN0 << index;
1112                 pci_write_config32(ctrl->f2, DRAM_CONFIG_HIGH, dch);
1113         }
1114 }
1115
1116 static void spd_set_ram_size(const struct mem_controller *ctrl)
1117 {
1118         int i;
1119
1120         for(i = 0; (i < 4) && (ctrl->channel0[i]); i++) {
1121                 struct dimm_size sz;
1122                 sz = spd_get_dimm_size(ctrl->channel0[i]);
1123                 set_dimm_size(ctrl, sz, i);
1124         }
1125 }
1126
1127 //BY LYH //Fill next base reg with right value
1128 static void fill_last(unsigned long node_id,unsigned long base)
1129 {
1130         unsigned i;
1131         unsigned base_reg;
1132         base &=0xffff0000;
1133         device_t device;
1134         for(device = PCI_DEV(0, 0x18, 1); device <= PCI_DEV(0, 0x1f, 1); device
1135 += PCI_DEV(0, 1, 0)) {
1136                 for(i=node_id+1;i<=7;i++) {
1137                         base_reg=0x40+(i<<3);
1138                         pci_write_config32(device,base_reg,base);
1139                 }
1140         }
1141 }
1142 //BY LYH END
1143
1144 static void route_dram_accesses(const struct mem_controller *ctrl,
1145         unsigned long base_k, unsigned long limit_k)
1146 {
1147         /* Route the addresses to the controller node */
1148         unsigned node_id;
1149         unsigned limit;
1150         unsigned base;
1151         unsigned index;
1152         unsigned limit_reg, base_reg;
1153         device_t device;
1154
1155         node_id = ctrl->node_id;
1156         index = (node_id << 3);
1157         limit = (limit_k << 2);
1158         limit &= 0xffff0000;
1159         limit -= 0x00010000;
1160         limit |= ( 0 << 8) | (node_id << 0);
1161         base = (base_k << 2);
1162         base &= 0xffff0000;
1163         base |= (0 << 8) | (1<<1) | (1<<0);
1164
1165         limit_reg = 0x44 + index;
1166         base_reg = 0x40 + index;
1167         for(device = PCI_DEV(0, 0x18, 1); device <= PCI_DEV(0, 0x1f, 1); device += PCI_DEV(0, 1, 0)) {
1168                 pci_write_config32(device, limit_reg, limit);
1169                 pci_write_config32(device, base_reg, base);
1170         }
1171 }
1172
1173 static void set_top_mem(unsigned tom_k)
1174 {
1175         /* Error if I don't have memory */
1176         if (!tom_k) {
1177                 die("No memory");
1178         }
1179
1180 #if 1
1181         /* Report the amount of memory. */
1182         print_debug("RAM: 0x");
1183         print_debug_hex32(tom_k);
1184         print_debug(" KB\r\n");
1185 #endif
1186
1187         /* Now set top of memory */
1188         msr_t msr;
1189         msr.lo = (tom_k & 0x003fffff) << 10;
1190         msr.hi = (tom_k & 0xffc00000) >> 22;
1191         wrmsr(TOP_MEM2, msr);
1192
1193         /* Leave a 64M hole between TOP_MEM and TOP_MEM2
1194          * so I can see my rom chip and other I/O devices.
1195          */
1196         if (tom_k >= 0x003f0000) {
1197                 tom_k = 0x3f0000;
1198         }
1199         msr.lo = (tom_k & 0x003fffff) << 10;
1200         msr.hi = (tom_k & 0xffc00000) >> 22;
1201         wrmsr(TOP_MEM, msr);
1202 }
1203
1204 static void order_dimms(const struct mem_controller *ctrl)
1205 {
1206         unsigned long tom, tom_k, base_k;
1207         unsigned node_id;
1208
1209         /* Compute the memory base address address */
1210         base_k = 0;
1211         /* Remember which registers we have used in the high 8 bits of tom */
1212         tom = base_k >> 15;
1213         for(;;) {
1214                 /* Find the largest remaining canidate */
1215                 unsigned index, canidate;
1216                 uint32_t csbase, csmask;
1217                 unsigned size;
1218                 csbase = 0;
1219                 canidate = 0;
1220                 for(index = 0; index < 8; index++) {
1221                         uint32_t value;
1222                         value = pci_read_config32(ctrl->f2, DRAM_CSBASE + (index << 2));
1223
1224                         /* Is it enabled? */
1225                         if (!(value & 1)) {
1226                                 continue;
1227                         }
1228
1229                         /* Is it greater? */
1230                         if (value <= csbase) {
1231                                 continue;
1232                         }
1233
1234                         /* Has it already been selected */
1235                         if (tom & (1 << (index + 24))) {
1236                                 continue;
1237                         }
1238                         /* I have a new canidate */
1239                         csbase = value;
1240                         canidate = index;
1241                 }
1242                 /* See if I have found a new canidate */
1243                 if (csbase == 0) {
1244                         break;
1245                 }
1246
1247                 /* Remember the dimm size */
1248                 size = csbase >> 21;
1249
1250                 /* Remember I have used this register */
1251                 tom |= (1 << (canidate + 24));
1252
1253                 /* Recompute the cs base register value */
1254                 csbase = (tom << 21) | 1;
1255
1256                 /* Increment the top of memory */
1257                 tom += size;
1258
1259                 /* Compute the memory mask */
1260                 csmask = ((size -1) << 21);
1261                 csmask |= 0xfe00;               /* For now don't optimize */
1262 #warning "Don't forget to optimize the DIMM size"
1263
1264                 /* Write the new base register */
1265                 pci_write_config32(ctrl->f2, DRAM_CSBASE + (canidate << 2), csbase);
1266                 /* Write the new mask register */
1267                 pci_write_config32(ctrl->f2, DRAM_CSMASK + (canidate << 2), csmask);
1268
1269         }
1270         tom_k = (tom & ~0xff000000) << 15;
1271
1272         /* Compute the memory base address */
1273         base_k = 0;
1274         for(node_id = 0; node_id < ctrl->node_id; node_id++) {
1275                 uint32_t limit, base;
1276                 unsigned index;
1277                 index = node_id << 3;
1278                 base = pci_read_config32(ctrl->f1, 0x40 + index);
1279                 /* Only look at the limit if the base is enabled */
1280                 if ((base & 3) == 3) {
1281                         limit = pci_read_config32(ctrl->f1, 0x44 + index);
1282                         base_k = ((limit + 0x00010000) & 0xffff0000) >> 2;
1283                 }
1284         }
1285         tom_k += base_k;
1286 #if 0
1287         print_debug("tom: ");
1288         print_debug_hex32(tom);
1289         print_debug(" base_k: ");
1290         print_debug_hex32(base_k);
1291         print_debug(" tom_k: ");
1292         print_debug_hex32(tom_k);
1293         print_debug("\r\n");
1294 #endif
1295         route_dram_accesses(ctrl, base_k, tom_k);
1296 //BY LYH
1297         fill_last(ctrl->node_id, tom_k<<2);
1298 //BY LYH END
1299         set_top_mem(tom_k);
1300 }
1301
1302 static void disable_dimm(const struct mem_controller *ctrl, unsigned index)
1303 {
1304         print_debug("disabling dimm");
1305         print_debug_hex8(index);
1306         print_debug("\r\n");
1307         pci_write_config32(ctrl->f2, DRAM_CSBASE + (((index << 1)+0)<<2), 0);
1308         pci_write_config32(ctrl->f2, DRAM_CSBASE + (((index << 1)+1)<<2), 0);
1309 }
1310
1311
1312 static void spd_handle_unbuffered_dimms(const struct mem_controller *ctrl)
1313 {
1314         int i;
1315         int registered;
1316         int unbuffered;
1317         uint32_t dcl;
1318         unbuffered = 0;
1319         registered = 0;
1320         for(i = 0; (i < 4) && (ctrl->channel0[i]); i++) {
1321                 int value;
1322                 value = spd_read_byte(ctrl->channel0[i], 21);
1323                 if (value < 0) {
1324                         disable_dimm(ctrl, i);
1325                         continue;
1326                 }
1327                 /* Registered dimm ? */
1328                 if (value & (1 << 1)) {
1329                         registered = 1;
1330                 }
1331                 /* Otherwise it must be an unbuffered dimm */
1332                 else {
1333                         unbuffered = 1;
1334                 }
1335         }
1336         if (unbuffered && registered) {
1337                 die("Mixed buffered and registered dimms not supported");
1338         }
1339         if (unbuffered && is_opteron(ctrl)) {
1340                 die("Unbuffered Dimms not supported on Opteron");
1341         }
1342
1343         dcl = pci_read_config32(ctrl->f2, DRAM_CONFIG_LOW);
1344         dcl &= ~DCL_UnBufDimm;
1345         if (unbuffered) {
1346                 dcl |= DCL_UnBufDimm;
1347         }
1348         pci_write_config32(ctrl->f2, DRAM_CONFIG_LOW, dcl);
1349 #if 0
1350         if (is_registered(ctrl)) {
1351                 print_debug("Registered\r\n");
1352         } else {
1353                 print_debug("Unbuffered\r\n");
1354         }
1355 #endif
1356 }
1357
1358 static void spd_enable_2channels(const struct mem_controller *ctrl)
1359 {
1360         int i;
1361         uint32_t nbcap;
1362         /* SPD addresses to verify are identical */
1363 #warning "FINISHME review and see if these are the bytes I need"
1364         /* FINISHME review and see if these are the bytes I need */
1365         static const unsigned addresses[] = {
1366                 2,      /* Type should be DDR SDRAM */
1367                 3,      /* *Row addresses */
1368                 4,      /* *Column addresses */
1369                 5,      /* *Physical Banks */
1370                 6,      /* *Module Data Width low */
1371                 7,      /* *Module Data Width high */
1372                 9,      /* *Cycle time at highest CAS Latency CL=X */
1373                 11,     /* *SDRAM Type */
1374                 13,     /* *SDRAM Width */
1375                 17,     /* *Logical Banks */
1376                 18,     /* *Supported CAS Latencies */
1377                 21,     /* *SDRAM Module Attributes */
1378                 23,     /* *Cycle time at CAS Latnecy (CLX - 0.5) */
1379                 26,     /* *Cycle time at CAS Latnecy (CLX - 1.0) */
1380                 27,     /* *tRP Row precharge time */
1381                 28,     /* *Minimum Row Active to Row Active Delay (tRRD) */
1382                 29,     /* *tRCD RAS to CAS */
1383                 30,     /* *tRAS Activate to Precharge */
1384                 41,     /* *Minimum Active to Active/Auto Refresh Time(Trc) */
1385                 42,     /* *Minimum Auto Refresh Command Time(Trfc) */
1386         };
1387         nbcap = pci_read_config32(ctrl->f3, NORTHBRIDGE_CAP);
1388         if (!(nbcap & NBCAP_128Bit)) {
1389                 return;
1390         }
1391         for(i = 0; (i < 4) && (ctrl->channel0[i]); i++) {
1392                 unsigned device0, device1;
1393                 int value0, value1;
1394                 int j;
1395                 device0 = ctrl->channel0[i];
1396                 device1 = ctrl->channel1[i];
1397                 if (!device1)
1398                         return;
1399                 for(j = 0; j < sizeof(addresses)/sizeof(addresses[0]); j++) {
1400                         unsigned addr;
1401                         addr = addresses[j];
1402                         value0 = spd_read_byte(device0, addr);
1403                         if (value0 < 0) {
1404                                 break;
1405                         }
1406                         value1 = spd_read_byte(device1, addr);
1407                         if (value1 < 0) {
1408                                 return;
1409                         }
1410                         if (value0 != value1) {
1411                                 return;
1412                         }
1413                 }
1414         }
1415         print_debug("Enabling dual channel memory\r\n");
1416         uint32_t dcl;
1417         dcl = pci_read_config32(ctrl->f2, DRAM_CONFIG_LOW);
1418         dcl &= ~DCL_32ByteEn;
1419         dcl |= DCL_128BitEn;
1420         pci_write_config32(ctrl->f2, DRAM_CONFIG_LOW, dcl);
1421 }
1422
1423 struct mem_param {
1424         uint8_t cycle_time;
1425         uint8_t divisor; /* In 1/2 ns increments */
1426         uint8_t tRC;
1427         uint8_t tRFC;
1428         uint32_t dch_memclk;
1429         uint16_t dch_tref4k, dch_tref8k;
1430         uint8_t  dtl_twr;
1431         char name[9];
1432 };
1433
1434 static const struct mem_param *get_mem_param(unsigned min_cycle_time)
1435 {
1436         static const struct mem_param speed[] = {
1437                 {
1438                         .name       = "100Mhz\r\n",
1439                         .cycle_time = 0xa0,
1440                         .divisor    = (10 <<1),
1441                         .tRC        = 0x46,
1442                         .tRFC       = 0x50,
1443                         .dch_memclk = DCH_MEMCLK_100MHZ << DCH_MEMCLK_SHIFT,
1444                         .dch_tref4k = DTH_TREF_100MHZ_4K,
1445                         .dch_tref8k = DTH_TREF_100MHZ_8K,
1446                         .dtl_twr    = 2,
1447                 },
1448                 {
1449                         .name       = "133Mhz\r\n",
1450                         .cycle_time = 0x75,
1451                         .divisor    = (7<<1)+1,
1452                         .tRC        = 0x41,
1453                         .tRFC       = 0x4B,
1454                         .dch_memclk = DCH_MEMCLK_133MHZ << DCH_MEMCLK_SHIFT,
1455                         .dch_tref4k = DTH_TREF_133MHZ_4K,
1456                         .dch_tref8k = DTH_TREF_133MHZ_8K,
1457                         .dtl_twr    = 2,
1458                 },
1459                 {
1460                         .name       = "166Mhz\r\n",
1461                         .cycle_time = 0x60,
1462                         .divisor    = (6<<1),
1463                         .tRC        = 0x3C,
1464                         .tRFC       = 0x48,
1465                         .dch_memclk = DCH_MEMCLK_166MHZ << DCH_MEMCLK_SHIFT,
1466                         .dch_tref4k = DTH_TREF_166MHZ_4K,
1467                         .dch_tref8k = DTH_TREF_166MHZ_8K,
1468                         .dtl_twr    = 3,
1469                 },
1470                 {
1471                         .name       = "200Mhz\r\n",
1472                         .cycle_time = 0x50,
1473                         .divisor    = (5<<1),
1474                         .tRC        = 0x37,
1475                         .tRFC       = 0x46,
1476                         .dch_memclk = DCH_MEMCLK_200MHZ << DCH_MEMCLK_SHIFT,
1477                         .dch_tref4k = DTH_TREF_200MHZ_4K,
1478                         .dch_tref8k = DTH_TREF_200MHZ_8K,
1479                         .dtl_twr    = 3,
1480                 },
1481                 {
1482                         .cycle_time = 0x00,
1483                 },
1484         };
1485         const struct mem_param *param;
1486         for(param = &speed[0]; param->cycle_time ; param++) {
1487                 if (min_cycle_time > (param+1)->cycle_time) {
1488                         break;
1489                 }
1490         }
1491         if (!param->cycle_time) {
1492                 die("min_cycle_time to low");
1493         }
1494 #if 1
1495         print_debug(param->name);
1496 #endif
1497         return param;
1498 }
1499
1500 static const struct mem_param *spd_set_memclk(const struct mem_controller *ctrl)
1501 {
1502         /* Compute the minimum cycle time for these dimms */
1503         const struct mem_param *param;
1504         unsigned min_cycle_time, min_latency;
1505         int i;
1506         uint32_t value;
1507
1508         static const int latency_indicies[] = { 26, 23, 9 };
1509         static const unsigned char min_cycle_times[] = {
1510                 [NBCAP_MEMCLK_200MHZ] = 0x50, /* 5ns */
1511                 [NBCAP_MEMCLK_166MHZ] = 0x60, /* 6ns */
1512                 [NBCAP_MEMCLK_133MHZ] = 0x75, /* 7.5ns */
1513                 [NBCAP_MEMCLK_100MHZ] = 0xa0, /* 10ns */
1514         };
1515
1516
1517         value = pci_read_config32(ctrl->f3, NORTHBRIDGE_CAP);
1518         min_cycle_time = min_cycle_times[(value >> NBCAP_MEMCLK_SHIFT) & NBCAP_MEMCLK_MASK];
1519         min_latency = 2;
1520
1521 #if 0
1522         print_debug("min_cycle_time: ");
1523         print_debug_hex8(min_cycle_time);
1524         print_debug(" min_latency: ");
1525         print_debug_hex8(min_latency);
1526         print_debug("\r\n");
1527 #endif
1528
1529         /* Compute the least latency with the fastest clock supported
1530          * by both the memory controller and the dimms.
1531          */
1532         for(i = 0; (i < 4) && (ctrl->channel0[i]); i++) {
1533                 int new_cycle_time, new_latency;
1534                 int index;
1535                 int latencies;
1536                 int latency;
1537
1538                 /* First find the supported CAS latencies
1539                  * Byte 18 for DDR SDRAM is interpreted:
1540                  * bit 0 == CAS Latency = 1.0
1541                  * bit 1 == CAS Latency = 1.5
1542                  * bit 2 == CAS Latency = 2.0
1543                  * bit 3 == CAS Latency = 2.5
1544                  * bit 4 == CAS Latency = 3.0
1545                  * bit 5 == CAS Latency = 3.5
1546                  * bit 6 == TBD
1547                  * bit 7 == TBD
1548                  */
1549                 new_cycle_time = 0xa0;
1550                 new_latency = 5;
1551
1552                 latencies = spd_read_byte(ctrl->channel0[i], 18);
1553                 if (latencies <= 0) continue;
1554
1555                 /* Compute the lowest cas latency supported */
1556                 latency = log2(latencies) -2;
1557
1558                 /* Loop through and find a fast clock with a low latency */
1559                 for(index = 0; index < 3; index++, latency++) {
1560                         int value;
1561                         if ((latency < 2) || (latency > 4) ||
1562                                 (!(latencies & (1 << latency)))) {
1563                                 continue;
1564                         }
1565                         value = spd_read_byte(ctrl->channel0[i], latency_indicies[index]);
1566                         if (value < 0) {
1567                                 continue;
1568                         }
1569
1570                         /* Only increase the latency if we decreas the clock */
1571                         if ((value >= min_cycle_time) && (value < new_cycle_time)) {
1572                                 new_cycle_time = value;
1573                                 new_latency = latency;
1574                         }
1575                 }
1576                 if (new_latency > 4){
1577                         continue;
1578                 }
1579                 /* Does min_latency need to be increased? */
1580                 if (new_cycle_time > min_cycle_time) {
1581                         min_cycle_time = new_cycle_time;
1582                 }
1583                 /* Does min_cycle_time need to be increased? */
1584                 if (new_latency > min_latency) {
1585                         min_latency = new_latency;
1586                 }
1587 #if 0
1588                 print_debug("i: ");
1589                 print_debug_hex8(i);
1590                 print_debug(" min_cycle_time: ");
1591                 print_debug_hex8(min_cycle_time);
1592                 print_debug(" min_latency: ");
1593                 print_debug_hex8(min_latency);
1594                 print_debug("\r\n");
1595 #endif
1596         }
1597         /* Make a second pass through the dimms and disable
1598          * any that cannot support the selected memclk and cas latency.
1599          */
1600
1601         for(i = 0; (i < 4) && (ctrl->channel0[i]); i++) {
1602                 int latencies;
1603                 int latency;
1604                 int index;
1605                 int value;
1606                 int dimm;
1607                 latencies = spd_read_byte(ctrl->channel0[i], 18);
1608                 if (latencies <= 0) {
1609                         goto dimm_err;
1610                 }
1611
1612                 /* Compute the lowest cas latency supported */
1613                 latency = log2(latencies) -2;
1614
1615                 /* Walk through searching for the selected latency */
1616                 for(index = 0; index < 3; index++, latency++) {
1617                         if (!(latencies & (1 << latency))) {
1618                                 continue;
1619                         }
1620                         if (latency == min_latency)
1621                                 break;
1622                 }
1623                 /* If I can't find the latency or my index is bad error */
1624                 if ((latency != min_latency) || (index >= 3)) {
1625                         goto dimm_err;
1626                 }
1627
1628                 /* Read the min_cycle_time for this latency */
1629                 value = spd_read_byte(ctrl->channel0[i], latency_indicies[index]);
1630
1631                 /* All is good if the selected clock speed
1632                  * is what I need or slower.
1633                  */
1634                 if (value <= min_cycle_time) {
1635                         continue;
1636                 }
1637                 /* Otherwise I have an error, disable the dimm */
1638         dimm_err:
1639                 disable_dimm(ctrl, i);
1640         }
1641 #if 0
1642         print_debug("min_cycle_time: ");
1643         print_debug_hex8(min_cycle_time);
1644         print_debug(" min_latency: ");
1645         print_debug_hex8(min_latency);
1646         print_debug("\r\n");
1647 #endif
1648         /* Now that I know the minimum cycle time lookup the memory parameters */
1649         param = get_mem_param(min_cycle_time);
1650
1651         /* Update DRAM Config High with our selected memory speed */
1652         value = pci_read_config32(ctrl->f2, DRAM_CONFIG_HIGH);
1653         value &= ~(DCH_MEMCLK_MASK << DCH_MEMCLK_SHIFT);
1654         value |= param->dch_memclk;
1655         pci_write_config32(ctrl->f2, DRAM_CONFIG_HIGH, value);
1656
1657         static const unsigned latencies[] = { DTL_CL_2, DTL_CL_2_5, DTL_CL_3 };
1658         /* Update DRAM Timing Low with our selected cas latency */
1659         value = pci_read_config32(ctrl->f2, DRAM_TIMING_LOW);
1660         value &= ~(DTL_TCL_MASK << DTL_TCL_SHIFT);
1661         value |= latencies[min_latency - 2] << DTL_TCL_SHIFT;
1662         pci_write_config32(ctrl->f2, DRAM_TIMING_LOW, value);
1663
1664         return param;
1665 }
1666
1667
1668 static int update_dimm_Trc(const struct mem_controller *ctrl, const struct mem_param *param, int i)
1669 {
1670         unsigned clocks, old_clocks;
1671         uint32_t dtl;
1672         int value;
1673         value = spd_read_byte(ctrl->channel0[i], 41);
1674         if (value < 0) return -1;
1675         if ((value == 0) || (value == 0xff)) {
1676                 value = param->tRC;
1677         }
1678         clocks = ((value << 1) + param->divisor - 1)/param->divisor;
1679         if (clocks < DTL_TRC_MIN) {
1680                 clocks = DTL_TRC_MIN;
1681         }
1682         if (clocks > DTL_TRC_MAX) {
1683                 return -1;
1684         }
1685
1686         dtl = pci_read_config32(ctrl->f2, DRAM_TIMING_LOW);
1687         old_clocks = ((dtl >> DTL_TRC_SHIFT) & DTL_TRC_MASK) + DTL_TRC_BASE;
1688         if (old_clocks > clocks) {
1689                 clocks = old_clocks;
1690         }
1691         dtl &= ~(DTL_TRC_MASK << DTL_TRC_SHIFT);
1692         dtl |=  ((clocks - DTL_TRC_BASE) << DTL_TRC_SHIFT);
1693         pci_write_config32(ctrl->f2, DRAM_TIMING_LOW, dtl);
1694         return 0;
1695 }
1696
1697 static int update_dimm_Trfc(const struct mem_controller *ctrl, const struct mem_param *param, int i)
1698 {
1699         unsigned clocks, old_clocks;
1700         uint32_t dtl;
1701         int value;
1702         value = spd_read_byte(ctrl->channel0[i], 42);
1703         if (value < 0) return -1;
1704         if ((value == 0) || (value == 0xff)) {
1705                 value = param->tRFC;
1706         }
1707         clocks = ((value << 1) + param->divisor - 1)/param->divisor;
1708         if (clocks < DTL_TRFC_MIN) {
1709                 clocks = DTL_TRFC_MIN;
1710         }
1711         if (clocks > DTL_TRFC_MAX) {
1712                 return -1;
1713         }
1714         dtl = pci_read_config32(ctrl->f2, DRAM_TIMING_LOW);
1715         old_clocks = ((dtl >> DTL_TRFC_SHIFT) & DTL_TRFC_MASK) + DTL_TRFC_BASE;
1716         if (old_clocks > clocks) {
1717                 clocks = old_clocks;
1718         }
1719         dtl &= ~(DTL_TRFC_MASK << DTL_TRFC_SHIFT);
1720         dtl |= ((clocks - DTL_TRFC_BASE) << DTL_TRFC_SHIFT);
1721         pci_write_config32(ctrl->f2, DRAM_TIMING_LOW, dtl);
1722         return 0;
1723 }
1724
1725
1726 static int update_dimm_Trcd(const struct mem_controller *ctrl, const struct mem_param *param, int i)
1727 {
1728         unsigned clocks, old_clocks;
1729         uint32_t dtl;
1730         int value;
1731         value = spd_read_byte(ctrl->channel0[i], 29);
1732         if (value < 0) return -1;
1733 #if 0
1734         clocks = (value + (param->divisor << 1) -1)/(param->divisor << 1);
1735 #else
1736         clocks = (value + ((param->divisor & 0xff) << 1) -1)/((param->divisor & 0xff) << 1);
1737 #endif
1738         if (clocks < DTL_TRCD_MIN) {
1739                 clocks = DTL_TRCD_MIN;
1740         }
1741         if (clocks > DTL_TRCD_MAX) {
1742                 return -1;
1743         }
1744         dtl = pci_read_config32(ctrl->f2, DRAM_TIMING_LOW);
1745         old_clocks = ((dtl >> DTL_TRCD_SHIFT) & DTL_TRCD_MASK) + DTL_TRCD_BASE;
1746         if (old_clocks > clocks) {
1747                 clocks = old_clocks;
1748         }
1749         dtl &= ~(DTL_TRCD_MASK << DTL_TRCD_SHIFT);
1750         dtl |= ((clocks - DTL_TRCD_BASE) << DTL_TRCD_SHIFT);
1751         pci_write_config32(ctrl->f2, DRAM_TIMING_LOW, dtl);
1752         return 0;
1753 }
1754
1755 static int update_dimm_Trrd(const struct mem_controller *ctrl, const struct mem_param *param, int i)
1756 {
1757         unsigned clocks, old_clocks;
1758         uint32_t dtl;
1759         int value;
1760         value = spd_read_byte(ctrl->channel0[i], 28);
1761         if (value < 0) return -1;
1762         clocks = (value + ((param->divisor & 0xff) << 1) -1)/((param->divisor & 0xff) << 1);
1763         if (clocks < DTL_TRRD_MIN) {
1764                 clocks = DTL_TRRD_MIN;
1765         }
1766         if (clocks > DTL_TRRD_MAX) {
1767                 return -1;
1768         }
1769         dtl = pci_read_config32(ctrl->f2, DRAM_TIMING_LOW);
1770         old_clocks = ((dtl >> DTL_TRRD_SHIFT) & DTL_TRRD_MASK) + DTL_TRRD_BASE;
1771         if (old_clocks > clocks) {
1772                 clocks = old_clocks;
1773         }
1774         dtl &= ~(DTL_TRRD_MASK << DTL_TRRD_SHIFT);
1775         dtl |= ((clocks - DTL_TRRD_BASE) << DTL_TRRD_SHIFT);
1776         pci_write_config32(ctrl->f2, DRAM_TIMING_LOW, dtl);
1777         return 0;
1778 }
1779
1780 static int update_dimm_Tras(const struct mem_controller *ctrl, const struct mem_param *param, int i)
1781 {
1782         unsigned clocks, old_clocks;
1783         uint32_t dtl;
1784         int value;
1785         value = spd_read_byte(ctrl->channel0[i], 30);
1786         if (value < 0) return -1;
1787         clocks = ((value << 1) + param->divisor - 1)/param->divisor;
1788         if (clocks < DTL_TRAS_MIN) {
1789                 clocks = DTL_TRAS_MIN;
1790         }
1791         if (clocks > DTL_TRAS_MAX) {
1792                 return -1;
1793         }
1794         dtl = pci_read_config32(ctrl->f2, DRAM_TIMING_LOW);
1795         old_clocks = ((dtl >> DTL_TRAS_SHIFT) & DTL_TRAS_MASK) + DTL_TRAS_BASE;
1796         if (old_clocks > clocks) {
1797                 clocks = old_clocks;
1798         }
1799         dtl &= ~(DTL_TRAS_MASK << DTL_TRAS_SHIFT);
1800         dtl |= ((clocks - DTL_TRAS_BASE) << DTL_TRAS_SHIFT);
1801         pci_write_config32(ctrl->f2, DRAM_TIMING_LOW, dtl);
1802         return 0;
1803 }
1804
1805 static int update_dimm_Trp(const struct mem_controller *ctrl, const struct mem_param *param, int i)
1806 {
1807         unsigned clocks, old_clocks;
1808         uint32_t dtl;
1809         int value;
1810         value = spd_read_byte(ctrl->channel0[i], 27);
1811         if (value < 0) return -1;
1812 #if 0
1813         clocks = (value + (param->divisor << 1) - 1)/(param->divisor << 1);
1814 #else
1815         clocks = (value + ((param->divisor & 0xff) << 1) - 1)/((param->divisor & 0xff) << 1);
1816 #endif
1817 #if 0
1818         print_debug("Trp: ");
1819         print_debug_hex8(clocks);
1820         print_debug(" spd value: ");
1821         print_debug_hex8(value);
1822         print_debug(" divisor: ");
1823         print_debug_hex8(param->divisor);
1824         print_debug("\r\n");
1825 #endif
1826         if (clocks < DTL_TRP_MIN) {
1827                 clocks = DTL_TRP_MIN;
1828         }
1829         if (clocks > DTL_TRP_MAX) {
1830                 return -1;
1831         }
1832         dtl = pci_read_config32(ctrl->f2, DRAM_TIMING_LOW);
1833         old_clocks = ((dtl >> DTL_TRP_SHIFT) & DTL_TRP_MASK) + DTL_TRP_BASE;
1834         if (old_clocks > clocks) {
1835                 clocks = old_clocks;
1836         }
1837         dtl &= ~(DTL_TRP_MASK << DTL_TRP_SHIFT);
1838         dtl |= ((clocks - DTL_TRP_BASE) << DTL_TRP_SHIFT);
1839         pci_write_config32(ctrl->f2, DRAM_TIMING_LOW, dtl);
1840         return 0;
1841 }
1842
1843 static void set_Twr(const struct mem_controller *ctrl, const struct mem_param *param)
1844 {
1845         uint32_t dtl;
1846         dtl = pci_read_config32(ctrl->f2, DRAM_TIMING_LOW);
1847         dtl &= ~(DTL_TWR_MASK << DTL_TWR_SHIFT);
1848         dtl |= (param->dtl_twr - DTL_TWR_BASE) << DTL_TWR_SHIFT;
1849         pci_write_config32(ctrl->f2, DRAM_TIMING_LOW, dtl);
1850 }
1851
1852
1853 static void init_Tref(const struct mem_controller *ctrl, const struct mem_param *param)
1854 {
1855         uint32_t dth;
1856         dth = pci_read_config32(ctrl->f2, DRAM_TIMING_HIGH);
1857         dth &= ~(DTH_TREF_MASK << DTH_TREF_SHIFT);
1858         dth |= (param->dch_tref4k << DTH_TREF_SHIFT);
1859         pci_write_config32(ctrl->f2, DRAM_TIMING_HIGH, dth);
1860 }
1861
1862 static int update_dimm_Tref(const struct mem_controller *ctrl, const struct mem_param *param, int i)
1863 {
1864         uint32_t dth;
1865         int value;
1866         unsigned tref, old_tref;
1867         value = spd_read_byte(ctrl->channel0[i], 3);
1868         if (value < 0) return -1;
1869         value &= 0xf;
1870
1871         tref = param->dch_tref8k;
1872         if (value == 12) {
1873                 tref = param->dch_tref4k;
1874         }
1875
1876         dth = pci_read_config32(ctrl->f2, DRAM_TIMING_HIGH);
1877         old_tref = (dth >> DTH_TREF_SHIFT) & DTH_TREF_MASK;
1878         if ((value == 12) && (old_tref == param->dch_tref4k)) {
1879                 tref = param->dch_tref4k;
1880         } else {
1881                 tref = param->dch_tref8k;
1882         }
1883         dth &= ~(DTH_TREF_MASK << DTH_TREF_SHIFT);
1884         dth |= (tref << DTH_TREF_SHIFT);
1885         pci_write_config32(ctrl->f2, DRAM_TIMING_HIGH, dth);
1886         return 0;
1887 }
1888
1889
1890 static int update_dimm_x4(const struct mem_controller *ctrl, const struct mem_param *param, int i)
1891 {
1892         uint32_t dcl;
1893         int value;
1894         int dimm;
1895         value = spd_read_byte(ctrl->channel0[i], 13);
1896         if (value < 0) {
1897                 return -1;
1898         }
1899         dimm = i;
1900         dimm += DCL_x4DIMM_SHIFT;
1901         dcl = pci_read_config32(ctrl->f2, DRAM_CONFIG_LOW);
1902         dcl &= ~(1 << dimm);
1903         if (value == 4) {
1904                 dcl |= (1 << dimm);
1905         }
1906         pci_write_config32(ctrl->f2, DRAM_CONFIG_LOW, dcl);
1907         return 0;
1908 }
1909
1910 static int update_dimm_ecc(const struct mem_controller *ctrl, const struct mem_param *param, int i)
1911 {
1912         uint32_t dcl;
1913         int value;
1914         value = spd_read_byte(ctrl->channel0[i], 11);
1915         if (value < 0) {
1916                 return -1;
1917         }
1918         if (value != 2) {
1919                 dcl = pci_read_config32(ctrl->f2, DRAM_CONFIG_LOW);
1920                 dcl &= ~DCL_DimmEccEn;
1921                 pci_write_config32(ctrl->f2, DRAM_CONFIG_LOW, dcl);
1922         }
1923         return 0;
1924 }
1925
1926 static int count_dimms(const struct mem_controller *ctrl)
1927 {
1928         int dimms;
1929         unsigned index;
1930         dimms = 0;
1931         for(index = 0; index < 8; index += 2) {
1932                 uint32_t csbase;
1933                 csbase = pci_read_config32(ctrl->f2, (DRAM_CSBASE + index << 2));
1934                 if (csbase & 1) {
1935                         dimms += 1;
1936                 }
1937         }
1938         return dimms;
1939 }
1940
1941 static void set_Twtr(const struct mem_controller *ctrl, const struct mem_param *param)
1942 {
1943         uint32_t dth;
1944         unsigned clocks;
1945         clocks = 1; /* AMD says hard code this */
1946         dth = pci_read_config32(ctrl->f2, DRAM_TIMING_HIGH);
1947         dth &= ~(DTH_TWTR_MASK << DTH_TWTR_SHIFT);
1948         dth |= ((clocks - DTH_TWTR_BASE) << DTH_TWTR_SHIFT);
1949         pci_write_config32(ctrl->f2, DRAM_TIMING_HIGH, dth);
1950 }
1951
1952 static void set_Trwt(const struct mem_controller *ctrl, const struct mem_param *param)
1953 {
1954         uint32_t dth, dtl;
1955         unsigned divisor;
1956         unsigned latency;
1957         unsigned clocks;
1958
1959         clocks = 0;
1960         dtl = pci_read_config32(ctrl->f2, DRAM_TIMING_LOW);
1961         latency = (dtl >> DTL_TCL_SHIFT) & DTL_TCL_MASK;
1962         divisor = param->divisor;
1963
1964         if (is_opteron(ctrl)) {
1965                 if (latency == DTL_CL_2) {
1966                         if (divisor == ((6 << 0) + 0)) {
1967                                 /* 166Mhz */
1968                                 clocks = 3;
1969                         }
1970                         else if (divisor > ((6 << 0)+0)) {
1971                                 /* 100Mhz && 133Mhz */
1972                                 clocks = 2;
1973                         }
1974                 }
1975                 else if (latency == DTL_CL_2_5) {
1976                         clocks = 3;
1977                 }
1978                 else if (latency == DTL_CL_3) {
1979                         if (divisor == ((6 << 0)+0)) {
1980                                 /* 166Mhz */
1981                                 clocks = 4;
1982                         }
1983                         else if (divisor > ((6 << 0)+0)) {
1984                                 /* 100Mhz && 133Mhz */
1985                                 clocks = 3;
1986                         }
1987                 }
1988         }
1989         else /* Athlon64 */ {
1990                 if (is_registered(ctrl)) {
1991                         if (latency == DTL_CL_2) {
1992                                 clocks = 2;
1993                         }
1994                         else if (latency == DTL_CL_2_5) {
1995                                 clocks = 3;
1996                         }
1997                         else if (latency == DTL_CL_3) {
1998                                 clocks = 3;
1999                         }
2000                 }
2001                 else /* Unbuffered */{
2002                         if (latency == DTL_CL_2) {
2003                                 clocks = 3;
2004                         }
2005                         else if (latency == DTL_CL_2_5) {
2006                                 clocks = 4;
2007                         }
2008                         else if (latency == DTL_CL_3) {
2009                                 clocks = 4;
2010                         }
2011                 }
2012         }
2013         if ((clocks < DTH_TRWT_MIN) || (clocks > DTH_TRWT_MAX)) {
2014                 die("Unknown Trwt");
2015         }
2016
2017         dth = pci_read_config32(ctrl->f2, DRAM_TIMING_HIGH);
2018         dth &= ~(DTH_TRWT_MASK << DTH_TRWT_SHIFT);
2019         dth |= ((clocks - DTH_TRWT_BASE) << DTH_TRWT_SHIFT);
2020         pci_write_config32(ctrl->f2, DRAM_TIMING_HIGH, dth);
2021         return;
2022 }
2023
2024 static void set_Twcl(const struct mem_controller *ctrl, const struct mem_param *param)
2025 {
2026         /* Memory Clocks after CAS# */
2027         uint32_t dth;
2028         unsigned clocks;
2029         if (is_registered(ctrl)) {
2030                 clocks = 2;
2031         } else {
2032                 clocks = 1;
2033         }
2034         dth = pci_read_config32(ctrl->f2, DRAM_TIMING_HIGH);
2035         dth &= ~(DTH_TWCL_MASK << DTH_TWCL_SHIFT);
2036         dth |= ((clocks - DTH_TWCL_BASE) << DTH_TWCL_SHIFT);
2037         pci_write_config32(ctrl->f2, DRAM_TIMING_HIGH, dth);
2038 }
2039
2040
2041 static void set_read_preamble(const struct mem_controller *ctrl, const struct mem_param *param)
2042 {
2043         uint32_t dch;
2044         unsigned divisor;
2045         unsigned rdpreamble;
2046         divisor = param->divisor;
2047         dch = pci_read_config32(ctrl->f2, DRAM_CONFIG_HIGH);
2048         dch &= ~(DCH_RDPREAMBLE_MASK << DCH_RDPREAMBLE_SHIFT);
2049         rdpreamble = 0;
2050         if (is_registered(ctrl)) {
2051                 if (divisor == ((10 << 1)+0)) {
2052                         /* 100Mhz, 9ns */
2053                         rdpreamble = ((9 << 1)+ 0);
2054                 }
2055                 else if (divisor == ((7 << 1)+1)) {
2056                         /* 133Mhz, 8ns */
2057                         rdpreamble = ((8 << 1)+0);
2058                 }
2059                 else if (divisor == ((6 << 1)+0)) {
2060                         /* 166Mhz, 7.5ns */
2061                         rdpreamble = ((7 << 1)+1);
2062                 }
2063         }
2064         else {
2065                 int slots;
2066                 int i;
2067                 slots = 0;
2068                 for(i = 0; i < 4; i++) {
2069                         if (ctrl->channel0[i]) {
2070                                 slots += 1;
2071                         }
2072                 }
2073                 if (divisor == ((10 << 1)+0)) {
2074                         /* 100Mhz */
2075                         if (slots <= 2) {
2076                                 /* 9ns */
2077                                 rdpreamble = ((9 << 1)+0);
2078                         } else {
2079                                 /* 14ns */
2080                                 rdpreamble = ((14 << 1)+0);
2081                         }
2082                 }
2083                 else if (divisor == ((7 << 1)+1)) {
2084                         /* 133Mhz */
2085                         if (slots <= 2) {
2086                                 /* 7ns */
2087                                 rdpreamble = ((7 << 1)+0);
2088                         } else {
2089                                 /* 11 ns */
2090                                 rdpreamble = ((11 << 1)+0);
2091                         }
2092                 }
2093                 else if (divisor == ((6 << 1)+0)) {
2094                         /* 166Mhz */
2095                         if (slots <= 2) {
2096                                 /* 6ns */
2097                                 rdpreamble = ((7 << 1)+0);
2098                         } else {
2099                                 /* 9ns */
2100                                 rdpreamble = ((9 << 1)+0);
2101                         }
2102                 }
2103                 else if (divisor == ((5 << 1)+0)) {
2104                         /* 200Mhz */
2105                         if (slots <= 2) {
2106                                 /* 5ns */
2107                                 rdpreamble = ((5 << 1)+0);
2108                         } else {
2109                                 /* 7ns */
2110                                 rdpreamble = ((7 << 1)+0);
2111                         }
2112                 }
2113         }
2114         if ((rdpreamble < DCH_RDPREAMBLE_MIN) || (rdpreamble > DCH_RDPREAMBLE_MAX)) {
2115                 die("Unknown rdpreamble");
2116         }
2117         dch |= (rdpreamble - DCH_RDPREAMBLE_BASE) << DCH_RDPREAMBLE_SHIFT;
2118         pci_write_config32(ctrl->f2, DRAM_CONFIG_HIGH, dch);
2119 }
2120
2121 static void set_max_async_latency(const struct mem_controller *ctrl, const struct mem_param *param)
2122 {
2123         uint32_t dch;
2124         int i;
2125         unsigned async_lat;
2126         int dimms;
2127
2128         dimms = count_dimms(ctrl);
2129
2130         dch = pci_read_config32(ctrl->f2, DRAM_CONFIG_HIGH);
2131         dch &= ~(DCH_ASYNC_LAT_MASK << DCH_ASYNC_LAT_SHIFT);
2132         async_lat = 0;
2133         if (is_registered(ctrl)) {
2134                 if (dimms == 4) {
2135                         /* 9ns */
2136                         async_lat = 9;
2137                 }
2138                 else {
2139                         /* 8ns */
2140                         async_lat = 8;
2141                 }
2142         }
2143         else {
2144                 if (dimms > 3) {
2145                         die("Too many unbuffered dimms");
2146                 }
2147                 else if (dimms == 3) {
2148                         /* 7ns */
2149                         async_lat = 7;
2150                 }
2151                 else {
2152                         /* 6ns */
2153                         async_lat = 6;
2154                 }
2155         }
2156         dch |= ((async_lat - DCH_ASYNC_LAT_BASE) << DCH_ASYNC_LAT_SHIFT);
2157         pci_write_config32(ctrl->f2, DRAM_CONFIG_HIGH, dch);
2158 }
2159
2160 static void set_idle_cycle_limit(const struct mem_controller *ctrl, const struct mem_param *param)
2161 {
2162         uint32_t dch;
2163         /* AMD says to Hardcode this */
2164         dch = pci_read_config32(ctrl->f2, DRAM_CONFIG_HIGH);
2165         dch &= ~(DCH_IDLE_LIMIT_MASK << DCH_IDLE_LIMIT_SHIFT);
2166         dch |= DCH_IDLE_LIMIT_16 << DCH_IDLE_LIMIT_SHIFT;
2167         dch |= DCH_DYN_IDLE_CTR_EN;
2168         pci_write_config32(ctrl->f2, DRAM_CONFIG_HIGH, dch);
2169 }
2170
2171 static void spd_set_dram_timing(const struct mem_controller *ctrl, const struct mem_param *param)
2172 {
2173         int dimms;
2174         int i;
2175         init_Tref(ctrl, param);
2176         for(i = 0; (i < 4) && ctrl->channel0[i]; i++) {
2177                 int rc;
2178                 /* DRAM Timing Low Register */
2179                 if (update_dimm_Trc (ctrl, param, i) < 0) goto dimm_err;
2180                 if (update_dimm_Trfc(ctrl, param, i) < 0) goto dimm_err;
2181                 if (update_dimm_Trcd(ctrl, param, i) < 0) goto dimm_err;
2182                 if (update_dimm_Trrd(ctrl, param, i) < 0) goto dimm_err;
2183                 if (update_dimm_Tras(ctrl, param, i) < 0) goto dimm_err;
2184                 if (update_dimm_Trp (ctrl, param, i) < 0) goto dimm_err;
2185
2186                 /* DRAM Timing High Register */
2187                 if (update_dimm_Tref(ctrl, param, i) < 0) goto dimm_err;
2188
2189                 /* DRAM Config Low */
2190                 if (update_dimm_x4 (ctrl, param, i) < 0) goto dimm_err;
2191                 if (update_dimm_ecc(ctrl, param, i) < 0) goto dimm_err;
2192                 continue;
2193         dimm_err:
2194                 disable_dimm(ctrl, i);
2195
2196         }
2197         /* DRAM Timing Low Register */
2198         set_Twr(ctrl, param);
2199
2200         /* DRAM Timing High Register */
2201         set_Twtr(ctrl, param);
2202         set_Trwt(ctrl, param);
2203         set_Twcl(ctrl, param);
2204
2205         /* DRAM Config High */
2206         set_read_preamble(ctrl, param);
2207         set_max_async_latency(ctrl, param);
2208         set_idle_cycle_limit(ctrl, param);
2209 }
2210
2211 static void sdram_set_spd_registers(const struct mem_controller *ctrl)
2212 {
2213         const struct mem_param *param;
2214         spd_enable_2channels(ctrl);
2215         spd_set_ram_size(ctrl);
2216         spd_handle_unbuffered_dimms(ctrl);
2217         param = spd_set_memclk(ctrl);
2218         spd_set_dram_timing(ctrl, param);
2219         order_dimms(ctrl);
2220 }
2221
2222 #define TIMEOUT_LOOPS 300000
2223 static void sdram_enable(int controllers, const struct mem_controller *ctrl)
2224 {
2225         int i;
2226
2227         /* Before enabling memory start the memory clocks */
2228         for(i = 0; i < controllers; i++) {
2229                 uint32_t dch;
2230                 dch = pci_read_config32(ctrl[i].f2, DRAM_CONFIG_HIGH);
2231                 dch |= DCH_MEMCLK_VALID;
2232                 pci_write_config32(ctrl[i].f2, DRAM_CONFIG_HIGH, dch);
2233         }
2234
2235         /* And if necessary toggle the the reset on the dimms by hand */
2236         memreset(controllers, ctrl);
2237
2238         for(i = 0; i < controllers; i++) {
2239                 uint32_t dcl;
2240                 /* Toggle DisDqsHys to get it working */
2241                 dcl = pci_read_config32(ctrl[i].f2, DRAM_CONFIG_LOW);
2242 #if 0
2243                 print_debug("dcl: ");
2244                 print_debug_hex32(dcl);
2245                 print_debug("\r\n");
2246 #endif
2247 #warning "FIXME set the ECC type to perform"
2248 #warning "FIXME initialize the scrub registers"
2249 #if 1
2250                 if (dcl & DCL_DimmEccEn) {
2251                         print_debug("ECC enabled\r\n");
2252                 }
2253 #endif
2254                 dcl |= DCL_DisDqsHys;
2255                 pci_write_config32(ctrl[i].f2, DRAM_CONFIG_LOW, dcl);
2256                 dcl &= ~DCL_DisDqsHys;
2257                 dcl &= ~DCL_DLL_Disable;
2258                 dcl &= ~DCL_D_DRV;
2259                 dcl &= ~DCL_QFC_EN;
2260                 dcl |= DCL_DramInit;
2261                 pci_write_config32(ctrl[i].f2, DRAM_CONFIG_LOW, dcl);
2262
2263         }
2264         for(i = 0; i < controllers; i++) {
2265                 uint32_t dcl;
2266                 print_debug("Initializing memory: ");
2267                 int loops = 0;
2268                 do {
2269                         dcl = pci_read_config32(ctrl[i].f2, DRAM_CONFIG_LOW);
2270                         loops += 1;
2271                         if ((loops & 1023) == 0) {
2272                                 print_debug(".");
2273                         }
2274                 } while(((dcl & DCL_DramInit) != 0) && (loops < TIMEOUT_LOOPS));
2275                 if (loops >= TIMEOUT_LOOPS) {
2276                         print_debug(" failed\r\n");
2277                 } else {
2278                         print_debug(" done\r\n");
2279                 }
2280 #if 0
2281                 if (dcl & DCL_DimmEccEn) {
2282                         print_debug("Clearing memory: ");
2283                         loops = 0;
2284                         dcl &= ~DCL_MemClrStatus;
2285                         pci_write_config32(ctrl[i].f2, DRAM_CONFIG_LOW, dcl);
2286
2287                         do {
2288                                 dcl = pci_read_config32(ctrl[i].f2, DRAM_CONFIG_LOW);
2289                                 loops += 1;
2290                                 if ((loops & 1023) == 0) {
2291                                         print_debug(" ");
2292                                         print_debug_hex32(loops);
2293                                 }
2294                         } while(((dcl & DCL_MemClrStatus) == 0) && (loops < TIMEOUT_LOOPS));
2295                         if (loops >= TIMEOUT_LOOPS) {
2296                                 print_debug("failed\r\n");
2297                         } else {
2298                                 print_debug("done\r\n");
2299                         }
2300                         pci_write_config32(ctrl[i].f3, SCRUB_ADDR_LOW, 0);
2301                         pci_write_config32(ctrl[i].f3, SCRUB_ADDR_HIGH, 0);
2302                 }
2303 #endif
2304         }
2305 }