src/mainboard/wyse/s50/romstage.c

   1 #include <stdint.h>
   2 #include <device/pci_def.h>
   3 #include <arch/io.h>
   4 #include <device/pnp_def.h>
   5 #include <arch/romcc_io.h>
   6 #include <arch/hlt.h>
   7 #include "pc80/serial.c"
   8 #include <console/console.h>
   9 #include "lib/ramtest.c"
  10 #include "cpu/x86/bist.h"
  11 #include "cpu/x86/msr.h"
  12 #include <cpu/amd/gx2def.h>
  13
  14 #define ARRAY_SIZE(a) (sizeof(a) / sizeof((a)[0]))
  15
  16 #include "southbridge/amd/cs5536/cs5536_early_smbus.c"
  17 #include "southbridge/amd/cs5536/cs5536_early_setup.c"
  18
  19 static inline int spd_read_byte(unsigned device, unsigned address)
  20 {
  21         return smbus_read_byte(device, address);
  22 }
  23
  24 #include "northbridge/amd/gx2/raminit.h"
  25
  26 static inline unsigned int ctz(unsigned int n)
  27 {
  28         int zeros;
  29
  30         n = (n ^ (n - 1)) >> 1;
  31         for (zeros = 0; n; zeros++)
  32         {
  33           n >>= 1;
  34         }
  35         return zeros;
  36 }
  37
  38 static void sdram_set_spd_registers(const struct mem_controller *ctrl)
  39 {
  40         /* Total size of DIMM = 2^row address (byte 3) * 2^col address (byte 4) *
  41          *                      component Banks (byte 17) * module banks, side (byte 5) *
  42          *                      width in bits (byte 6,7)
  43          *                    = Density per side (byte 31) * number of sides (byte 5) */
  44         /* 1. Initialize GLMC registers base on SPD values, do one DIMM for now */
  45         msr_t msr;
  46         unsigned char module_banks, val;
  47         uint16_t dimm_size;
  48
  49         msr = rdmsr(MC_CF07_DATA);
  50
  51         /* get module banks (sides) per dimm, SPD byte 5 */
  52         module_banks = spd_read_byte(0xA0, 5);
  53         if (module_banks < 1 || module_banks > 2)
  54                 print_err("Module banks per dimm\n");
  55         module_banks >>= 1;
  56         msr.hi &= ~(1 << CF07_UPPER_D0_MB_SHIFT);
  57         msr.hi |= (module_banks << CF07_UPPER_D0_MB_SHIFT);
  58
  59         /* get component banks per module bank, SPD byte 17 */
  60         val = spd_read_byte(0xA0, 17);
  61         if (val < 2 || val > 4)
  62                 print_err("Component banks per module bank\n");
  63         val >>= 2;
  64         msr.hi &= ~(0x1 << CF07_UPPER_D0_CB_SHIFT);
  65         msr.hi |=  (val << CF07_UPPER_D0_CB_SHIFT);
  66
  67         dimm_size = spd_read_byte(0xA0, 31);
  68         dimm_size |= (dimm_size << 8);  /* align so 1GB(bit0) is bit 8, this is a little weird to get gcc to not optimize this out */
  69         dimm_size &= 0x01FC;    /* and off 2GB DIMM size : not supported and the 1GB size we just moved up to bit 8 as well as all the extra on top */
  70         /*       Module Density * Module Banks */
  71         dimm_size <<= (0 >> CF07_UPPER_D0_MB_SHIFT) & 1;        /* shift to multiply by # DIMM banks */
  72         if (dimm_size != 0) {
  73         dimm_size = ctz(dimm_size);
  74         }
  75         if (dimm_size > 7) {    /* 7 is 512MB only support 512MB per DIMM */
  76                 print_err("Only support up to 512MB \n");
  77                 hlt();
  78         }
  79         msr.hi |= dimm_size << CF07_UPPER_D0_SZ_SHIFT;
  80
  81         /* page size = 2^col address */
  82         val = spd_read_byte(0xA0, 4);
  83         val -= 7;
  84         msr.hi &= ~(0x7 << CF07_UPPER_D0_PSZ_SHIFT);
  85         msr.hi |=  (val << CF07_UPPER_D0_PSZ_SHIFT);
  86
  87         print_debug("computed msr.hi ");
  88         print_debug_hex32(msr.hi);
  89         print_debug("\n");
  90
  91         msr.lo = 0x00003400;
  92         wrmsr(MC_CF07_DATA, msr);
  93
  94         msr = rdmsr(MC_CF8F_DATA);
  95         msr.hi = 0x18000008;
  96         msr.lo = 0x296332a3;
  97         wrmsr(MC_CF8F_DATA, msr);
  98
  99 }
 100
 101 #include "northbridge/amd/gx2/raminit.c"
 102 #include "lib/generic_sdram.c"
 103
 104 #include "northbridge/amd/gx2/pll_reset.c"
 105 #include "cpu/amd/model_gx2/cpureginit.c"
 106 #include "cpu/amd/model_gx2/syspreinit.c"
 107
 108 static void msr_init(void)
 109 {
 110         /* total physical memory */
 111         __builtin_wrmsr(0x1808,  0x11f6bf00, 0x21c00002);
 112
 113         /* traditional memory 0kB-512kB, 512kB-1MB */
 114         __builtin_wrmsr(0x10000020, 0xfff80, 0x20000000);
 115         __builtin_wrmsr(0x10000021, 0x80fffe0, 0x20000000);
 116         __builtin_wrmsr(0x10000026, 0x400fffc0, 0x2dfbc040);
 117         __builtin_wrmsr(0x10000028, 0x6bf00100, 0x2000001f);
 118         __builtin_wrmsr(0x1000002c, 0xffff0003, 0x2000ffff);
 119
 120         __builtin_wrmsr(0x10000080, 0x3, 0x0);
 121
 122         __builtin_wrmsr(0x40000020, 0xfff80, 0x20000000);
 123         __builtin_wrmsr(0x40000021, 0x80fffe0, 0x20000000);
 124         __builtin_wrmsr(0x40000023, 0x400fffc0, 0x20000040);
 125         __builtin_wrmsr(0x40000029, 0x6bf00100, 0x2000001f);
 126         __builtin_wrmsr(0x4000002d, 0xffff0003, 0x2000ffff);
 127
 128         __builtin_wrmsr(0x40000080, 0x1, 0x0);
 129
 130         __builtin_wrmsr(0x50002001, 0x27, 0x0);
 131         __builtin_wrmsr(0x4c002001, 0x1, 0x0);
 132
 133         /* put code in northbridge[init].c here */
 134 }
 135
 136 static void main(unsigned long bist)
 137 {
 138         static const struct mem_controller memctrl [] = {
 139                 {.channel0 = {(0xa<<3)|0, (0xa<<3)|1}}
 140         };
 141
 142         SystemPreInit();
 143         msr_init();
 144
 145         cs5536_early_setup();
 146
 147         /* disable the power button */
 148         outl(0x00, PMS_IO_BASE + 0x40);
 149
 150         cs5536_setup_onchipuart(1);
 151
 152         uart_init();
 153         console_init();
 154
 155         pll_reset();
 156
 157         cpuRegInit();
 158         print_err("done cpuRegInit\n");
 159
 160         sdram_initialize(1, memctrl);
 161         print_err("ram setup done\n");
 162
 163         /* Check all of memory */
 164         /*ram_check(0x00000000, 640*1024);*/
 165         print_err("ram check done\n");
 166 }
 167