src/mainboard/via/vt8454c/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 #include <stdint.h>
  23 #include <device/pci_def.h>
  24 #include <device/pci_ids.h>
  25 #include <arch/io.h>
  26 #include <device/pnp_def.h>
  27 #include <arch/romcc_io.h>
  28 #include <arch/hlt.h>
  29 #include <console/console.h>
  30 #include <lib.h>
  31 #include "northbridge/via/cx700/raminit.h"
  32 #include "cpu/x86/bist.h"
  33
  34
  35 #include "pc80/udelay_io.c"
  36 #include "lib/delay.c"
  37 #include "northbridge/via/cx700/cx700_early_smbus.c"
  38 #include "lib/debug.c"
  39
  40 #include "northbridge/via/cx700/cx700_early_serial.c"
  41 #include "northbridge/via/cx700/raminit.c"
  42
  43 static void enable_mainboard_devices(void)
  44 {
  45         device_t dev;
  46
  47         dev = pci_locate_device(PCI_ID(0x1106, 0x8324), 0);
  48         if (dev == PCI_DEV_INVALID) {
  49                 die("LPC bridge not found!!!\n");
  50         }
  51         // Disable GP3
  52         pci_write_config8(dev, 0x98, 0x00);
  53
  54         // Disable mc97
  55         pci_write_config8(dev, 0x50, 0x80);
  56
  57         // Disable internal KBC Configuration
  58         pci_write_config8(dev, 0x51, 0x2d);
  59         pci_write_config8(dev, 0x58, 0x42);
  60         pci_write_config8(dev, 0x59, 0x80);
  61         pci_write_config8(dev, 0x5b, 0x01);
  62
  63         // Enable P2P Bridge Header for External PCI BUS.
  64         dev = pci_locate_device(PCI_ID(0x1106, 0x324e), 0);
  65         if (dev == PCI_DEV_INVALID) {
  66                 die("P2P bridge not found!!!\n");
  67         }
  68         pci_write_config8(dev, 0x4f, 0x41);
  69
  70         // Switch SATA to non-RAID mode
  71         dev = pci_locate_device(PCI_ID(0x1106, 0x0581), 0);
  72         if (dev != PCI_DEV_INVALID) {
  73                 pci_write_config16(dev, 0xBA, 0x5324);
  74         }
  75 }
  76
  77 static void enable_shadow_ram(const struct mem_controller *ctrl)
  78 {
  79         u8 shadowreg;
  80
  81         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0x2a);
  82
  83         /* 0xf0000-0xfffff - ACPI tables */
  84         shadowreg = pci_read_config8(PCI_DEV(0, 0, 3), 0x83);
  85         shadowreg |= 0x30;
  86         pci_write_config8(PCI_DEV(0, 0, 3), 0x83, shadowreg);
  87 }
  88
  89 void main(unsigned long bist)
  90 {
  91         /* Set statically so it should work with cx700 as well */
  92         static const struct mem_controller cx700[] = {
  93                 {
  94                         .channel0 = {DIMM0, DIMM1},
  95                 },
  96         };
  97
  98         enable_smbus();
  99
 100         enable_cx700_serial();
 101         uart_init();
 102         console_init();
 103
 104         /* Halt if there was a built in self test failure */
 105         report_bist_failure(bist);
 106
 107         enable_mainboard_devices();
 108
 109         /* Allows access to all northbridge devices */
 110         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, 0x01);
 111
 112         sdram_set_registers(cx700);
 113         enable_shadow_ram(cx700);
 114         sdram_enable(cx700);
 115 }
 116