src/mainboard/via/epia-m700/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2009 One Laptop per Child, Association, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 /*
  21  * Part of this file is from cx700 port, part of is from cn700 port,
  22  * and acpi_is_wakeup_early_via_VX800() is part of Rudolf's S3 patch.
  23  */
  24
  25 #define RAMINIT_SYSINFO 1
  26 #define CACHE_AS_RAM_ADDRESS_DEBUG 0
  27 #define PAYLOAD_IS_SEABIOS 0
  28
  29 #include <stdint.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <arch/hlt.h>
  36 #include "pc80/serial.c"
  37 #include "console/console.c"
  38 #include "lib/ramtest.c"
  39 #include "northbridge/via/vx800/vx800.h"
  40 #include "cpu/x86/mtrr/earlymtrr.c"
  41 #include "cpu/x86/bist.h"
  42 #include "pc80/udelay_io.c"
  43 #include "lib/delay.c"
  44 #include <string.h>
  45
  46 /* This file contains the board-special SI value for raminit.c. */
  47 #include "driving_clk_phase_data.c"
  48
  49 #include "northbridge/via/vx800/raminit.h"
  50 #include "northbridge/via/vx800/raminit.c"
  51
  52 #include "wakeup.h"
  53
  54 #include "superio/winbond/w83697hf/w83697hf_early_serial.c"
  55
  56 #define SERIAL_DEV PNP_DEV(0x2e, W83697HF_SP1)
  57
  58 /*
  59  * This acpi_is_wakeup_early_via_VX800 is from Rudolf's patch on the list:
  60  * http://www.coreboot.org/pipermail/coreboot/2008-January/028787.html.
  61  */
  62 static int acpi_is_wakeup_early_via_vx800(void)
  63 {
  64         device_t dev;
  65         u16 tmp, result;
  66
  67         print_debug("In acpi_is_wakeup_early_via_vx800\n");
  68         /* Power management controller */
  69         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
  70                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
  71
  72         if (dev == PCI_DEV_INVALID)
  73                 die("Power management controller not found\n");
  74
  75         /* Set ACPI base address to I/O VX800_ACPI_IO_BASE. */
  76         pci_write_config16(dev, 0x88, VX800_ACPI_IO_BASE | 0x1);
  77
  78         /* Enable ACPI accessm RTC signal gated with PSON. */
  79         pci_write_config8(dev, 0x81, 0x84);
  80
  81         tmp = inw(VX800_ACPI_IO_BASE + 0x04);
  82         result = ((tmp & (7 << 10)) >> 10) == 1 ? 3 : 0;
  83         print_debug("         boot_mode=");
  84         print_debug_hex16(result);
  85         print_debug("\n");
  86         return result;
  87 }
  88
  89 /* All content of this function came from the cx700 port of coreboot. */
  90 static void enable_mainboard_devices(void)
  91 {
  92         device_t dev;
  93 #if 0
  94         /*
  95          * Add and close this switch, since some line cause error, some
  96          * written at elsewhere (stage1 stage2).
  97          */
  98         u8 regdata;
  99         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
 100                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
 101
 102         /* Disable GP3. */
 103         pci_write_config8(dev, 0x98, 0x00);
 104
 105         pci_write_config8(dev, 0x50, 0x80);     /* Disable mc97. */
 106
 107         /*
 108          * Martin: Disable internal KBC configuration.
 109          *
 110          * Internal Config is needed to decide which key can be pressed to
 111          * resume from s3.
 112          */
 113         pci_write_config8(dev, 0x51, 0x2d);
 114
 115         /* This causes irq0 can not be triggerd, since bit 5 was set to 0. */
 116         /* pci_write_config8(dev, 0x58, 0x42); */
 117
 118         /* These writing may... TODO */
 119         regdata = pci_read_config8(dev, 0x58);
 120         regdata |= 0x41;
 121         pci_write_config8(dev, 0x58, regdata);
 122         pci_write_config8(dev, 0x59, 0x80);
 123         pci_write_config8(dev, 0x5b, 0x01);
 124 #endif
 125
 126         print_debug("In enable_mainboard_devices \n");
 127
 128         /* Enable P2P Bridge Header for external PCI bus. */
 129         dev = pci_locate_device(PCI_ID(0x1106, 0xa353), 0);
 130         pci_write_config8(dev, 0x4f, 0x41);
 131
 132         /*
 133          * "5324" already is the default value of the PCI IDE device, cancel
 134          * this PCI write.
 135          *
 136          * [william 20080124]: Fix bug that can not boot Ubuntu at the
 137          * beginning time.
 138          */
 139 #if 0
 140         dev = 0;
 141         dev = pci_locate_device(PCI_ID(0x1106, PCI_DEVICE_ID_VIA_VX855_IDE), 0);
 142
 143         uint16_t values;
 144         values = pci_read_config16(dev, 0xBA);
 145         values &= ~0xffff;
 146         values |= 0x5324;
 147         pci_write_config16(dev, 0xBA, values);
 148 #endif
 149 }
 150
 151 /*
 152  * Most content of this function came from the cx700 port of coreboot.
 153  * Turn on the shadow of E-seg.
 154  */
 155 static void enable_shadow_ram(void)
 156 {
 157         uint8_t shadowreg;
 158
 159         /*
 160          * Changed the value from 0x2a to 0x3f. "read only" may block "write"?
 161          * and maybe in C-seg "write" will be needed?
 162          */
 163         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0xff);
 164
 165         /* 0xf0000-0xfffff - ACPI tables */
 166         shadowreg = pci_read_config8(PCI_DEV(0, 0, 3), 0x83);
 167         shadowreg |= 0x30;
 168         pci_write_config8(PCI_DEV(0, 0, 3), 0x83, shadowreg);
 169
 170         /* 0xe0000-0xeffff - elfload? */
 171         /*
 172          * In s3 resume process, wakeup.c, I use E-seg to hold the code
 173          * (which can not locate in the area to be covered) that will copy
 174          * 0-A-seg and F-seg from TOP-mem back to their normal location.
 175          */
 176         pci_write_config8(PCI_DEV(0, 0, 3), 0x82, 0xff);
 177
 178 #if 0
 179         /* Enable shadow RAM as normal DRAM */
 180         /* 0xc0000-0xcffff - VGA BIOS */
 181         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0x2a);
 182         pci_write_config8(PCI_DEV(0, 0, 7), 0x61, 0x00);
 183         /* 0xd0000-0xdffff - ?? */
 184         /* pci_write_config8(PCI_DEV(0, 0, 3), 0x81, 0xff); */
 185         /* pci_write_config8(PCI_DEV(0, 0, 7), 0x62, 0xff); */
 186
 187         /* Do it again for the vlink controller. */
 188         shadowreg = pci_read_config8(PCI_DEV(0, 0, 7), 0x63);
 189         shadowreg |= 0x30;
 190         pci_write_config8(PCI_DEV(0, 0, 7), 0x63, shadowreg);
 191 #endif
 192 }
 193
 194 /*
 195  * Added this table 2008-11-28.
 196  * This table contains the value needed to be set before begin to init DRAM.
 197  * Note: REV_Bx should be checked for changes when porting a new board!
 198  */
 199 static const struct VIA_PCI_REG_INIT_TABLE mNbStage1InitTbl[] = {
 200         /* VT3409 no PCI-E */
 201         { 0x00, 0xFF, NB_APIC_REG(0x61), 0xFF, 0x0E },  // Set Exxxxxxx as pcie mmio config range
 202         { 0x00, 0xFF, NB_APIC_REG(0x60), 0xF4, 0x0B },  // Support extended cfg address of pcie
 203         // { 0x00, 0xFF, NB_APIC_REG(0x42), 0xF9, 0x02 }, // APIC Interrupt((BT_INTR)) Control
 204         // Set ROMSIP value by software
 205
 206         /*
 207         { 0x00, 0xFF, NB_HOST_REG(0x70), 0x77, 0x33 }, // 2x Host Adr Strobe/Pad Pullup Driving = 3
 208         { 0x00, 0xFF, NB_HOST_REG(0x71), 0x77, 0x33 }, // 2x Host Adr Strobe/Pad Pulldown Driving = 3
 209         { 0x00, 0xFF, NB_HOST_REG(0x72), 0x77, 0x33 }, // 4x Host Dat Strobe/Pad Pullup Driving = 3
 210         { 0x00, 0xFF, NB_HOST_REG(0x73), 0x77, 0x33 }, // 4x Host Dat Strobe/Pad Pulldown Driving = 3
 211         { 0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0x21 }, // Memory I/F timing ctrl
 212         { 0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0xE1 }, // Memory I/F timing ctrl
 213         { 0x00, 0xFF, NB_HOST_REG(0x75), 0xFF, 0x18 }, // AGTL+ I/O Circuit
 214         { 0x00, 0xFF, NB_HOST_REG(0x76), 0xFB, 0x0C }, // AGTL+ Compensation Status
 215         { 0x00, 0xFF, NB_HOST_REG(0x78), 0xFF, 0x33 }, // 2X AGTL+ Auto Compensation Offset
 216         { 0x00, 0xFF, NB_HOST_REG(0x79), 0xFF, 0x33 }, // 4X AGTL+ Auto Compensation Offset
 217         { 0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x72 }, // AGTL Compensation Status
 218         { 0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x77 }, // AGTL Compensation Status
 219         { 0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x44 }, // Input Host Address / Host Strobe Delay Control for HA Group
 220         { 0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x22 }, // Input Host Address / Host Strobe Delay Control for HA Group
 221         { 0x00, 0xFF, NB_HOST_REG(0x7C), 0xFF, 0x00 }, // Output Delay Control of PAD for HA Group
 222         { 0x00, 0xFF, NB_HOST_REG(0x7D), 0xFF, 0xAA }, // Host Address / Address Clock Output Delay Control (Only for P4 Bus)
 223         { 0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x10 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 224         { 0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x40 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 225         { 0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x10 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 226         { 0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x40 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 227         { 0x00, 0xFF, NB_HOST_REG(0x80), 0x3F, 0x44 }, // Host Data Receiving Strobe Delay Ctrl 1
 228         { 0x00, 0xFF, NB_HOST_REG(0x81), 0xFF, 0x44 }, // Host Data Receiving Strobe Delay Ctrl 2
 229         { 0x00, 0xFF, NB_HOST_REG(0x82), 0xFF, 0x00 }, // Output Delay of PAD for HDSTB
 230         { 0x00, 0xFF, NB_HOST_REG(0x83), 0xFF, 0x00 }, // Output Delay of PAD for HD
 231         { 0x00, 0xFF, NB_HOST_REG(0x84), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 0)
 232         { 0x00, 0xFF, NB_HOST_REG(0x85), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 1)
 233         { 0x00, 0xFF, NB_HOST_REG(0x86), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 2)
 234         { 0x00, 0xFF, NB_HOST_REG(0x87), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 3)
 235         */
 236
 237         // CPU Host Bus Control
 238         { 0x00, 0xFF, NB_HOST_REG(0x50), 0x1F, 0x08 },  // Request phase ctrl: Dynamic Defer Snoop Stall Count = 8
 239         // { 0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7F },       // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 240         { 0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7C },  // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 241         { 0x00, 0xFF, NB_HOST_REG(0x52), 0xCB, 0xCB },  // CPU I/F Ctrl-2: Enable all for performance
 242         // { 0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x88 },       // Arbitration: Host/Master Occupancy timer = 8*4 HCLK
 243         { 0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x44 },  // Arbitration: Host/Master Occupancy timer = 4*4 HCLK
 244         { 0x00, 0xFF, NB_HOST_REG(0x54), 0x1E, 0x1C },  // Misc Ctrl: Enable 8QW burst Mem Access
 245         // { 0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x06 },       // Miscellaneous Control 2
 246         { 0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x04 },  // Miscellaneous Control 2
 247         { 0x00, 0xFF, NB_HOST_REG(0x56), 0xF7, 0x63 },  // Write Policy 1
 248         // { 0x00, 0xFF, NB_HOST_REG(0x59), 0x3D, 0x01 },       // CPU Miscellaneous Control 1, enable Lowest-Priority IPL
 249         // { 0x00, 0xFF, NB_HOST_REG(0x5c), 0xFF, 0x00 },       // CPU Miscellaneous Control 2
 250         { 0x00, 0xFF, NB_HOST_REG(0x5D), 0xFF, 0xA2 },  // Write Policy
 251         { 0x00, 0xFF, NB_HOST_REG(0x5E), 0xFF, 0x88 },  // Bandwidth Timer
 252         { 0x00, 0xFF, NB_HOST_REG(0x5F), 0x46, 0x46 },  // CPU Misc Ctrl
 253         // { 0x00, 0xFF, NB_HOST_REG(0x90), 0xFF, 0x0B },       // CPU Miscellaneous Control 3
 254         // { 0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0B },       // CPU Miscellaneous Control 2
 255         { 0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0A },  // CPU Miscellaneous Control 2
 256         { 0x00, 0xFF, NB_HOST_REG(0x98), 0xC1, 0x41 },  // CPU Miscellaneous Control 3
 257         { 0x00, 0xFF, NB_HOST_REG(0x99), 0x0E, 0x06 },  // CPU Miscellaneous Control 4
 258
 259         // Set APIC and SMRAM
 260         { 0x00, 0xFF, NB_HOST_REG(0x97), 0xFF, 0x00 },  // APIC Related Control
 261         { 0x00, 0xFF, NB_DRAMC_REG(0x86), 0xD6, 0x29 }, // SMM and APIC Decoding: enable APIC, MSI and SMRAM A-Seg
 262         { 0x00, 0xFF, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00 }      // End of the table
 263 };
 264
 265 #define USE_VCP     1           /* 0 means "use DVP". */
 266 #define USE_COM1    1
 267 #define USE_COM2    0
 268
 269 #define gCom1Base   0x3f8
 270 #define gCom2Base   0x2f8
 271
 272 #if 0
 273 static void EmbedComInit(void)
 274 {
 275         u8 ByteVal;
 276         u16 ComBase;
 277
 278         /* Enable NB multiple function control. */
 279         ByteVal = pci_read_config8(PCI_DEV(0, 0, 0), 0x4f);
 280         ByteVal = ByteVal | 0x01;
 281         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, ByteVal);
 282
 283         /* VGA enable. */
 284         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA1);
 285         ByteVal = ByteVal | 0x80;
 286         pci_write_config8(PCI_DEV(0, 0, 3), 0xA1, ByteVal);
 287
 288         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA7);
 289         ByteVal = ByteVal | 0x08;
 290         pci_write_config8(PCI_DEV(0, 0, 3), 0xA7, ByteVal);
 291
 292         /* Enable P2P IO/mem. */
 293         ByteVal = pci_read_config8(PCI_DEV(0, 1, 0), 0x4);
 294         ByteVal = ByteVal | 0x07;
 295         pci_write_config8(PCI_DEV(0, 1, 0), 0x4, ByteVal);
 296
 297         /* Turn on graphic chip I/O port port access. */
 298         ByteVal = inb(0x3C3);
 299         ByteVal = ByteVal | 0x01;
 300         outb(ByteVal, 0x3C3);
 301
 302         /* Turn off graphic chip register protection. */
 303         outb(0x10, 0x3C4);
 304         ByteVal = inb(0x3C5);
 305         ByteVal = ByteVal | 0x01;
 306         outb(ByteVal, 0x3C5);
 307
 308         /* South module pad share enable 0x3C5.78[7]. */
 309         outb(0x78, 0x3C4);
 310         ByteVal = inb(0x3C5);
 311         ByteVal = ByteVal | 0x80;
 312         outb(ByteVal, 0x3C5);
 313
 314         /* Enable UART function multiplex with DVP or VCP pad D17F0Rx46[7,6]. */
 315         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0x46);
 316         if (USE_VCP == 1)
 317                 ByteVal = (ByteVal & 0x3F) | 0x40; /* Multiplex with VCP. */
 318         else
 319                 ByteVal = (ByteVal & 0x3F) | 0xC0; /* Multiplex with DVP. */
 320         pci_write_config8(PCI_DEV(0, 17, 0), 0x46, ByteVal);
 321
 322         /* Enable embedded COM1 and COM2 D17F0RxB0[5,4]. */
 323         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xB0);
 324         ByteVal = ByteVal & 0xcf;
 325         /* Multiplex with VCP. */
 326         if (USE_COM1 == 1)
 327                 ByteVal = ByteVal | 0x10;
 328         if (USE_COM2 == 1)
 329                 ByteVal = ByteVal | 0x20;
 330         pci_write_config8(PCI_DEV(0, 17, 0), 0xB0, ByteVal);
 331
 332         if (USE_COM1 == 1)
 333                 ComBase = gCom1Base;
 334         else
 335                 ComBase = gCom2Base;
 336
 337 //noharddrive
 338
 339         /* Set embedded COM1 I/O base = 0x3E8 (D17F0RB4, ByteVal = 0xFD) */
 340         if (USE_COM1 == 1) {
 341                 ByteVal = (u8) ((gCom1Base >> 3) | 0x80);
 342                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB4, ByteVal);
 343                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 344                 ByteVal = (ByteVal & 0xf0) | 0x04;
 345                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 346         }
 347
 348         /* Set embedded COM2 I/O base = 0x2E8 (D17F0RB5, ByteVal = 0xDD). */
 349         if (USE_COM2 == 1) {
 350                 ByteVal = (u8) ((gCom2Base >> 3) | 0x80);
 351                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB5, ByteVal);
 352                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 353                 ByteVal = (ByteVal & 0x0f) | 0x30;
 354                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 355         }
 356         /* No port 80 biger then 0x10. */
 357
 358         /* Disable interrupt. */
 359         ByteVal = inb(ComBase + 3);
 360         outb(ByteVal & 0x7F, ComBase + 3);
 361         outb(0x00, ComBase + 1);
 362
 363         /* Set BAUD rate. */
 364         ByteVal = inb(ComBase + 3);
 365         outb(ByteVal | 0x80, ComBase + 3);
 366         outb(0x01, ComBase);
 367         outb(0x00, ComBase + 1);
 368
 369         /* Set frame format. */
 370         ByteVal = inb(ComBase + 3);
 371         outb(ByteVal & 0x3F, ComBase + 3);
 372         outb(0x03, ComBase + 3);
 373         outb(0x00, ComBase + 2);
 374         outb(0x00, ComBase + 4);
 375
 376         /* SOutput("Embedded COM output\n"); */
 377         /* while(1); */
 378 }
 379 #endif
 380
 381 /* cache_as_ram.inc jumps to here. */
 382 void main(unsigned long bist)
 383 {
 384         u16 boot_mode;
 385         u8 rambits, Data8, Data;
 386         device_t device;
 387         /* device_t dev; */
 388
 389         /*
 390          * Enable multifunction for northbridge. These 4 lines (until
 391          * console_init()) are the same with epia-cn port.
 392          */
 393         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, 0x01);
 394         /* EmbedComInit(); */
 395         w83697hf_set_clksel_48(SERIAL_DEV);
 396         w83697hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 397         uart_init();
 398         /* enable_vx800_serial(); */
 399         /* uart_init(); */
 400
 401         /*
 402          * 1. D15F0
 403          * a) RxBAh = 71h
 404          * b) RxBBh = 05h
 405          * c) RxBEh = 71h
 406          * d) RxBFh = 05h
 407          *
 408          * 2. D17F0
 409          * a) RxA0h = 06h
 410          * b) RxA1h = 11h
 411          * c) RxA2h = 27h
 412          * d) RxA3h = 32h
 413          * e) Rx79h = 40h
 414          * f) Rx72h = 27h
 415          * g) Rx73h = 32h
 416         */
 417
 418         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBA,
 419                            PCI_DEVICE_ID_VIA_VX855_IDE);
 420         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBE,
 421                            PCI_DEVICE_ID_VIA_VX855_IDE);
 422         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA0, PCI_VENDOR_ID_VIA);
 423         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA2,
 424                            PCI_DEVICE_ID_VIA_VX855_LPC);
 425         Data8 = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x79);
 426         Data8 &= ~0x40;
 427         Data8 |= 0x40;
 428         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x79, Data8);
 429         pci_write_config16(PCI_DEV(0, 0x11, 0), 0x72,
 430                            PCI_DEVICE_ID_VIA_VX855_LPC);
 431
 432         /*
 433          * There are two function definitions of console_init(), while the
 434          * src/arch/i386/lib is the right one.
 435          */
 436         console_init();
 437
 438         /* Decide if this is a s3 wakeup or a normal boot. */
 439         boot_mode = acpi_is_wakeup_early_via_vx800();
 440
 441         /*
 442          * 2008-11-27 Add this, to transfer "cpu restart" to "cold boot".
 443          * When this boot is not a S3 resume, and PCI registers had been
 444          * written, then this must be a CPU restart (result of OS reboot cmd),
 445          * so we need a real "cold boot".
 446          */
 447         if ((boot_mode != 3)
 448             && (pci_read_config8(PCI_DEV(0, 0, 3), 0x80) != 0)) {
 449                 outb(6, 0xcf9);
 450         }
 451
 452         /* x86 cold boot I/O cmd. */
 453         /* These 2 lines are the same with epia-cn port. */
 454         enable_smbus();
 455
 456         /* This fix does help vx800!, but vx855 doesn't need this. */
 457         /* smbus_fixup(&ctrl); */
 458
 459         if (bist == 0) {
 460                 /*
 461                  * CAR needs MTRR until memory is ok, so disable this
 462                  * early_mtrr_init() call.
 463                  */
 464 #if 0
 465                  print_debug("doing early_mtrr\n");
 466                  early_mtrr_init();
 467 #endif
 468         }
 469
 470         /* Halt if there was a built-in self test failure. */
 471         report_bist_failure(bist);
 472
 473         print_debug("Enabling mainboard devices\n");
 474         enable_mainboard_devices();
 475
 476         /*
 477          * Get NB chip revision from D0F4RxF6, revision will be used in
 478          * via_pci_inittable.
 479          */
 480         device = PCI_DEV(0, 0, 4);
 481         Data = pci_read_config8(device, 0xf6);
 482         print_debug("NB chip revision =");
 483         print_debug_hex8(Data);
 484         print_debug("\n");
 485
 486         /* Make NB ready before DRAM init. */
 487         via_pci_inittable(Data, mNbStage1InitTbl);
 488
 489         /*
 490          * When resume from s3, DRAM init is skipped, so need to recovery
 491          * any PCI register related to DRAM init. d0f3 didn't lose its power
 492          * during whole s3 time, so any register not belonging to d0f3 needs
 493          * to be recovered.
 494          */
 495 #if 1
 496         if (boot_mode == 3) {
 497                 u8 i;
 498                 u8 ramregs[] = { 0x43, 0x42, 0x41, 0x40 };
 499                 DRAM_SYS_ATTR DramAttr;
 500
 501                 print_debug("This is an S3 wakeup\n");
 502
 503                 memset(&DramAttr, 0, sizeof(DRAM_SYS_ATTR));
 504                 /*
 505                  * Step 1: DRAM detection; DDR1 or DDR2; Get SPD Data;
 506                  * Rank Presence; 64 or 128bit; Unbuffered or registered;
 507                  * 1T or 2T.
 508                  */
 509                 DRAMDetect(&DramAttr);
 510
 511                 /*
 512                  * Begin to get RAM size, 43,42 41 40 contains the end
 513                  * address of last rank in DDR2 slot.
 514                  */
 515                 device = PCI_DEV(0, 0, 3);
 516                 for (rambits = 0, i = 0; i < ARRAY_SIZE(ramregs); i++) {
 517                         rambits = pci_read_config8(device, ramregs[i]);
 518                         if (rambits != 0)
 519                                 break;
 520                 }
 521
 522                 DRAMDRDYSetting(&DramAttr);
 523
 524                 Data = 0x80;    /* This value is same with DevInit.c. */
 525                 pci_write_config8(PCI_DEV(0, 0, 4), 0xa3, Data);
 526                 pci_write_config8(PCI_DEV(0, 17, 7), 0x60, rambits << 2);
 527                 Data = pci_read_config8(MEMCTRL, 0x88);
 528                 pci_write_config8(PCI_DEV(0, 17, 7), 0xE5, Data);
 529
 530                 /* Just copy this function from draminit to here! */
 531                 DRAMRegFinalValue(&DramAttr);
 532
 533                 /* Just copy this function from draminit to here! */
 534                 SetUMARam();
 535
 536                 print_debug("Resume from S3, RAM init was ignored\n");
 537         } else {
 538                 ddr2_ram_setup();
 539                 ram_check(0, 640 * 1024);
 540         }
 541 #endif
 542
 543         /* ddr2_ram_setup(); */
 544         /* This line is the same with cx700 port. */
 545         enable_shadow_ram();
 546
 547         /*
 548          * For coreboot most time of S3 resume is the same as normal boot,
 549          * so some memory area under 1M become dirty, so before this happen,
 550          * I need to backup the content of mem to top-mem.
 551          *
 552          * I will reserve the 1M top-men in LBIO table in coreboot_table.c
 553          * and recovery the content of 1M-mem in wakeup.c.
 554          */
 555 #if PAYLOAD_IS_SEABIOS == 1
 556         if (boot_mode == 3) {
 557                 /* An idea of Libo.Feng at amd.com in http://www.coreboot.org/pipermail/coreboot/2008-December/043111.html
 558                  *
 559                  * I want move the 1M data, I have to set some MTRRs myself.
 560                  * Setting MTRR before back memory save s3 resume time about
 561                  * 0.14 seconds.
 562                  *
 563                  * !!! Since CAR stack uses cache, and we are using cache
 564                  * here, we must be careful:
 565                  *
 566                  * 1. during this MTRR code, must no function call (after
 567                  *    this MTRR, I think it should be OK to use function).
 568                  * 2. Before stack switch, no use variable that have value
 569                  *    set before this.
 570                  * 3. Due to 2, take care of "cpu_reset", I directlly set it
 571                  *    to ZERO.
 572                  */
 573                 u32 memtop = *(u32 *) WAKE_MEM_INFO;
 574                 u32 memtop1 = *(u32 *) WAKE_MEM_INFO - 0x100000;
 575                 u32 memtop2 = *(u32 *) WAKE_MEM_INFO - 0x200000;
 576                 u32 memtop3 = *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000;
 577                 u32 memtop4 =
 578                     *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000 + 0xe0000;
 579 #if 0
 580                 __asm__ volatile (
 581                         "movl $0x204, %%ecx\n\t"
 582                         "xorl %%edx, %%edx\n\t"
 583                         "movl %0,%%eax\n\t"
 584                         "orl $(0 | 6), %%eax\n\t"
 585                         "wrmsr\n\t"
 586
 587                         "movl $0x205, %%ecx\n\t"
 588                         "xorl %%edx, %%edx\n\t"
 589                         "movl $0x100000,%%eax\n\t"
 590                         "decl %%eax\n\t"
 591                         "notl %%eax\n\t"
 592                         "orl $(0 | 0x800), %%eax\n\t"
 593                         "wrmsr\n\t"
 594                         ::"g"(memtop2)
 595                 );
 596
 597                 __asm__ volatile (
 598                         "movl $0x206, %%ecx\n\t"
 599                         "xorl %%edx, %%edx\n\t"
 600                         "movl %0,%%eax\n\t"
 601                         "orl $(0 | 6), %%eax\n\t"
 602                         "wrmsr\n\t"
 603
 604                         "movl $0x207, %%ecx\n\t"
 605                         "xorl %%edx, %%edx\n\t"
 606                         "movl $0x100000,%%eax\n\t"
 607                         "decl %%eax\n\t"
 608                         "notl %%eax\n\t"
 609                         "orl $(0 | 0x800), %%eax\n\t"
 610                         "wrmsr\n\t"
 611                         ::"g"(memtop1)
 612                 );
 613
 614                 __asm__ volatile (
 615                         "movl $0x208, %ecx\n\t"
 616                         "xorl %edx, %edx\n\t"
 617                         "movl $0,%eax\n\t"
 618                         "orl $(0 | 6), %eax\n\t"
 619                         "wrmsr\n\t"
 620
 621                         "movl $0x209, %ecx\n\t"
 622                         "xorl %edx, %edx\n\t"
 623                         "movl $0x100000,%eax\n\t"
 624                         "decl %eax\n\t"
 625                         "notl %eax\n\t"
 626                         "orl $(0 | 0x800), %eax\n\t"
 627                         "wrmsr\n\t"
 628                 );
 629 #endif
 630
 631                 /*
 632                  * WAKE_MEM_INFO is inited in get_set_top_available_mem()
 633                  * in tables.c these two memcpy() not not be enabled if set
 634                  * the MTRR around this two lines.
 635                  */
 636 #if 0
 637                 __asm__ volatile (
 638                         "movl $0, %%esi\n\t"
 639                         "movl %0, %%edi\n\t"
 640                         "movl $0xa0000, %%ecx\n\t"
 641                         "shrl $2, %%ecx\n\t"
 642                         "rep movsd\n\t"
 643                         ::"g"(memtop3)
 644                 );
 645
 646                 __asm__ volatile (
 647                         "movl $0xe0000, %%esi\n\t"
 648                         "movl %0, %%edi\n\t"
 649                         "movl $0x20000, %%ecx\n\t"
 650                         "shrl $2, %%ecx\n\t"
 651                         "rep movsd\n\t"
 652                         ::"g"(memtop4)
 653                 );
 654 #endif
 655                 /* This can have function call, because no variable used before this. */
 656                 print_debug("Copy memory to high memory to protect s3 wakeup vector code \n");
 657                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 658                                  0x100000), (unsigned char *)0, 0xa0000);
 659                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 660                  0x100000 + 0xe0000), (unsigned char *)0xe0000, 0x20000);
 661
 662                 /* Restore the MTRR previously modified. */
 663 #if 0
 664                 __asm__ volatile (
 665                         "wbinvd\n\t"
 666                         "xorl %edx, %edx\n\t"
 667                         "xorl %eax, %eax\n\t"
 668                         "movl $0x204, %ecx\n\t"
 669                         "wrmsr\n\t"
 670                         "movl $0x205, %ecx\n\t"
 671                         "wrmsr\n\t"
 672                         "movl $0x206, %ecx\n\t"
 673                         "wrmsr\n\t"
 674                         "movl $0x207, %ecx\n\t"
 675                         "wrmsr\n\t"
 676                         "movl $0x208, %ecx\n\t"
 677                         "wrmsr\n\t"
 678                         "movl $0x209, %ecx\n\t"
 679                         "wrmsr\n\t"
 680                 );
 681 #endif
 682         }
 683
 684 #endif
 685
 686 }
 687