src/mainboard/via/epia-m700/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2009 One Laptop per Child, Association, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 /*
  21  * Part of this file is from cx700 port, part of is from cn700 port,
  22  * and acpi_is_wakeup_early_via_VX800() is part of Rudolf's S3 patch.
  23  */
  24
  25 #define PAYLOAD_IS_SEABIOS 0
  26
  27 #include <stdint.h>
  28 #include <device/pci_def.h>
  29 #include <device/pci_ids.h>
  30 #include <arch/io.h>
  31 #include <device/pnp_def.h>
  32 #include <arch/romcc_io.h>
  33 #include <arch/hlt.h>
  34 #include <console/console.h>
  35 #include <lib.h>
  36 #include "northbridge/via/vx800/vx800.h"
  37 #include "cpu/x86/bist.h"
  38 #include "pc80/udelay_io.c"
  39 #include "lib/delay.c"
  40 #include <string.h>
  41 /* This file contains the board-special SI value for raminit.c. */
  42 #include "driving_clk_phase_data.c"
  43 #include "northbridge/via/vx800/raminit.h"
  44 #include "northbridge/via/vx800/raminit.c"
  45 #include "wakeup.h"
  46 #include "superio/winbond/w83697hf/early_serial.c"
  47
  48 #define SERIAL_DEV PNP_DEV(0x2e, W83697HF_SP1)
  49 #define DUMMY_DEV PNP_DEV(0x2e, 0)
  50
  51 /*
  52  * This acpi_is_wakeup_early_via_VX800 is from Rudolf's patch on the list:
  53  * http://www.coreboot.org/pipermail/coreboot/2008-January/028787.html.
  54  */
  55 static int acpi_is_wakeup_early_via_vx800(void)
  56 {
  57         device_t dev;
  58         u16 tmp, result;
  59
  60         print_debug("In acpi_is_wakeup_early_via_vx800\n");
  61         /* Power management controller */
  62         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
  63                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
  64
  65         if (dev == PCI_DEV_INVALID)
  66                 die("Power management controller not found\n");
  67
  68         /* Set ACPI base address to I/O VX800_ACPI_IO_BASE. */
  69         pci_write_config16(dev, 0x88, VX800_ACPI_IO_BASE | 0x1);
  70
  71         /* Enable ACPI accessm RTC signal gated with PSON. */
  72         pci_write_config8(dev, 0x81, 0x84);
  73
  74         tmp = inw(VX800_ACPI_IO_BASE + 0x04);
  75         result = ((tmp & (7 << 10)) >> 10) == 1 ? 3 : 0;
  76         print_debug("         boot_mode=");
  77         print_debug_hex16(result);
  78         print_debug("\n");
  79         return result;
  80 }
  81
  82 /* All content of this function came from the cx700 port of coreboot. */
  83 static void enable_mainboard_devices(void)
  84 {
  85         device_t dev;
  86 #if 0
  87         /*
  88          * Add and close this switch, since some line cause error, some
  89          * written at elsewhere (stage1 stage2).
  90          */
  91         u8 regdata;
  92         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
  93                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
  94
  95         /* Disable GP3. */
  96         pci_write_config8(dev, 0x98, 0x00);
  97
  98         pci_write_config8(dev, 0x50, 0x80);     /* Disable mc97. */
  99
 100         /*
 101          * Martin: Disable internal KBC configuration.
 102          *
 103          * Internal Config is needed to decide which key can be pressed to
 104          * resume from s3.
 105          */
 106         pci_write_config8(dev, 0x51, 0x2d);
 107
 108         /* This causes irq0 can not be triggerd, since bit 5 was set to 0. */
 109         /* pci_write_config8(dev, 0x58, 0x42); */
 110
 111         /* These writing may... TODO */
 112         regdata = pci_read_config8(dev, 0x58);
 113         regdata |= 0x41;
 114         pci_write_config8(dev, 0x58, regdata);
 115         pci_write_config8(dev, 0x59, 0x80);
 116         pci_write_config8(dev, 0x5b, 0x01);
 117 #endif
 118
 119         print_debug("In enable_mainboard_devices \n");
 120
 121         /* Enable P2P Bridge Header for external PCI bus. */
 122         dev = pci_locate_device(PCI_ID(0x1106, 0xa353), 0);
 123         pci_write_config8(dev, 0x4f, 0x41);
 124
 125         /*
 126          * "5324" already is the default value of the PCI IDE device, cancel
 127          * this PCI write.
 128          *
 129          * [william 20080124]: Fix bug that can not boot Ubuntu at the
 130          * beginning time.
 131          */
 132 #if 0
 133         dev = 0;
 134         dev = pci_locate_device(PCI_ID(0x1106, PCI_DEVICE_ID_VIA_VX855_IDE), 0);
 135
 136         uint16_t values;
 137         values = pci_read_config16(dev, 0xBA);
 138         values &= ~0xffff;
 139         values |= 0x5324;
 140         pci_write_config16(dev, 0xBA, values);
 141 #endif
 142 }
 143
 144 /*
 145  * Most content of this function came from the cx700 port of coreboot.
 146  * Turn on the shadow of E-seg.
 147  */
 148 static void enable_shadow_ram(void)
 149 {
 150         uint8_t shadowreg;
 151
 152         /*
 153          * Changed the value from 0x2a to 0x3f. "read only" may block "write"?
 154          * and maybe in C-seg "write" will be needed?
 155          */
 156         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0xff);
 157
 158         /* 0xf0000-0xfffff - ACPI tables */
 159         shadowreg = pci_read_config8(PCI_DEV(0, 0, 3), 0x83);
 160         shadowreg |= 0x30;
 161         pci_write_config8(PCI_DEV(0, 0, 3), 0x83, shadowreg);
 162
 163         /* 0xe0000-0xeffff - elfload? */
 164         /*
 165          * In s3 resume process, wakeup.c, I use E-seg to hold the code
 166          * (which can not locate in the area to be covered) that will copy
 167          * 0-A-seg and F-seg from TOP-mem back to their normal location.
 168          */
 169         pci_write_config8(PCI_DEV(0, 0, 3), 0x82, 0xff);
 170
 171 #if 0
 172         /* Enable shadow RAM as normal DRAM */
 173         /* 0xc0000-0xcffff - VGA BIOS */
 174         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0x2a);
 175         pci_write_config8(PCI_DEV(0, 0, 7), 0x61, 0x00);
 176         /* 0xd0000-0xdffff - ?? */
 177         /* pci_write_config8(PCI_DEV(0, 0, 3), 0x81, 0xff); */
 178         /* pci_write_config8(PCI_DEV(0, 0, 7), 0x62, 0xff); */
 179
 180         /* Do it again for the vlink controller. */
 181         shadowreg = pci_read_config8(PCI_DEV(0, 0, 7), 0x63);
 182         shadowreg |= 0x30;
 183         pci_write_config8(PCI_DEV(0, 0, 7), 0x63, shadowreg);
 184 #endif
 185 }
 186
 187 /*
 188  * Added this table 2008-11-28.
 189  * This table contains the value needed to be set before begin to init DRAM.
 190  * Note: REV_Bx should be checked for changes when porting a new board!
 191  */
 192 static const struct VIA_PCI_REG_INIT_TABLE mNbStage1InitTbl[] = {
 193         /* VT3409 no PCI-E */
 194         { 0x00, 0xFF, NB_APIC_REG(0x61), 0xFF, 0x0E },  // Set Exxxxxxx as pcie mmio config range
 195         { 0x00, 0xFF, NB_APIC_REG(0x60), 0xF4, 0x0B },  // Support extended cfg address of pcie
 196         // { 0x00, 0xFF, NB_APIC_REG(0x42), 0xF9, 0x02 }, // APIC Interrupt((BT_INTR)) Control
 197         // Set ROMSIP value by software
 198
 199         /*
 200         { 0x00, 0xFF, NB_HOST_REG(0x70), 0x77, 0x33 }, // 2x Host Adr Strobe/Pad Pullup Driving = 3
 201         { 0x00, 0xFF, NB_HOST_REG(0x71), 0x77, 0x33 }, // 2x Host Adr Strobe/Pad Pulldown Driving = 3
 202         { 0x00, 0xFF, NB_HOST_REG(0x72), 0x77, 0x33 }, // 4x Host Dat Strobe/Pad Pullup Driving = 3
 203         { 0x00, 0xFF, NB_HOST_REG(0x73), 0x77, 0x33 }, // 4x Host Dat Strobe/Pad Pulldown Driving = 3
 204         { 0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0x21 }, // Memory I/F timing ctrl
 205         { 0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0xE1 }, // Memory I/F timing ctrl
 206         { 0x00, 0xFF, NB_HOST_REG(0x75), 0xFF, 0x18 }, // AGTL+ I/O Circuit
 207         { 0x00, 0xFF, NB_HOST_REG(0x76), 0xFB, 0x0C }, // AGTL+ Compensation Status
 208         { 0x00, 0xFF, NB_HOST_REG(0x78), 0xFF, 0x33 }, // 2X AGTL+ Auto Compensation Offset
 209         { 0x00, 0xFF, NB_HOST_REG(0x79), 0xFF, 0x33 }, // 4X AGTL+ Auto Compensation Offset
 210         { 0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x72 }, // AGTL Compensation Status
 211         { 0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x77 }, // AGTL Compensation Status
 212         { 0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x44 }, // Input Host Address / Host Strobe Delay Control for HA Group
 213         { 0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x22 }, // Input Host Address / Host Strobe Delay Control for HA Group
 214         { 0x00, 0xFF, NB_HOST_REG(0x7C), 0xFF, 0x00 }, // Output Delay Control of PAD for HA Group
 215         { 0x00, 0xFF, NB_HOST_REG(0x7D), 0xFF, 0xAA }, // Host Address / Address Clock Output Delay Control (Only for P4 Bus)
 216         { 0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x10 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 217         { 0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x40 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 218         { 0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x10 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 219         { 0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x40 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 220         { 0x00, 0xFF, NB_HOST_REG(0x80), 0x3F, 0x44 }, // Host Data Receiving Strobe Delay Ctrl 1
 221         { 0x00, 0xFF, NB_HOST_REG(0x81), 0xFF, 0x44 }, // Host Data Receiving Strobe Delay Ctrl 2
 222         { 0x00, 0xFF, NB_HOST_REG(0x82), 0xFF, 0x00 }, // Output Delay of PAD for HDSTB
 223         { 0x00, 0xFF, NB_HOST_REG(0x83), 0xFF, 0x00 }, // Output Delay of PAD for HD
 224         { 0x00, 0xFF, NB_HOST_REG(0x84), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 0)
 225         { 0x00, 0xFF, NB_HOST_REG(0x85), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 1)
 226         { 0x00, 0xFF, NB_HOST_REG(0x86), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 2)
 227         { 0x00, 0xFF, NB_HOST_REG(0x87), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 3)
 228         */
 229
 230         // CPU Host Bus Control
 231         { 0x00, 0xFF, NB_HOST_REG(0x50), 0x1F, 0x08 },  // Request phase ctrl: Dynamic Defer Snoop Stall Count = 8
 232         // { 0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7F },       // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 233         { 0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7C },  // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 234         { 0x00, 0xFF, NB_HOST_REG(0x52), 0xCB, 0xCB },  // CPU I/F Ctrl-2: Enable all for performance
 235         // { 0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x88 },       // Arbitration: Host/Master Occupancy timer = 8*4 HCLK
 236         { 0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x44 },  // Arbitration: Host/Master Occupancy timer = 4*4 HCLK
 237         { 0x00, 0xFF, NB_HOST_REG(0x54), 0x1E, 0x1C },  // Misc Ctrl: Enable 8QW burst Mem Access
 238         // { 0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x06 },       // Miscellaneous Control 2
 239         { 0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x04 },  // Miscellaneous Control 2
 240         { 0x00, 0xFF, NB_HOST_REG(0x56), 0xF7, 0x63 },  // Write Policy 1
 241         // { 0x00, 0xFF, NB_HOST_REG(0x59), 0x3D, 0x01 },       // CPU Miscellaneous Control 1, enable Lowest-Priority IPL
 242         // { 0x00, 0xFF, NB_HOST_REG(0x5c), 0xFF, 0x00 },       // CPU Miscellaneous Control 2
 243         { 0x00, 0xFF, NB_HOST_REG(0x5D), 0xFF, 0xA2 },  // Write Policy
 244         { 0x00, 0xFF, NB_HOST_REG(0x5E), 0xFF, 0x88 },  // Bandwidth Timer
 245         { 0x00, 0xFF, NB_HOST_REG(0x5F), 0x46, 0x46 },  // CPU Misc Ctrl
 246         // { 0x00, 0xFF, NB_HOST_REG(0x90), 0xFF, 0x0B },       // CPU Miscellaneous Control 3
 247         // { 0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0B },       // CPU Miscellaneous Control 2
 248         { 0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0A },  // CPU Miscellaneous Control 2
 249         { 0x00, 0xFF, NB_HOST_REG(0x98), 0xC1, 0x41 },  // CPU Miscellaneous Control 3
 250         { 0x00, 0xFF, NB_HOST_REG(0x99), 0x0E, 0x06 },  // CPU Miscellaneous Control 4
 251
 252         // Set APIC and SMRAM
 253         { 0x00, 0xFF, NB_HOST_REG(0x97), 0xFF, 0x00 },  // APIC Related Control
 254         { 0x00, 0xFF, NB_DRAMC_REG(0x86), 0xD6, 0x29 }, // SMM and APIC Decoding: enable APIC, MSI and SMRAM A-Seg
 255         { 0x00, 0xFF, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00 }      // End of the table
 256 };
 257
 258 #define USE_VCP     1           /* 0 means "use DVP". */
 259 #define USE_COM1    1
 260 #define USE_COM2    0
 261
 262 #define gCom1Base   0x3f8
 263 #define gCom2Base   0x2f8
 264
 265 #if 0
 266 static void EmbedComInit(void)
 267 {
 268         u8 ByteVal;
 269         u16 ComBase;
 270
 271         /* Enable NB multiple function control. */
 272         ByteVal = pci_read_config8(PCI_DEV(0, 0, 0), 0x4f);
 273         ByteVal = ByteVal | 0x01;
 274         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, ByteVal);
 275
 276         /* VGA enable. */
 277         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA1);
 278         ByteVal = ByteVal | 0x80;
 279         pci_write_config8(PCI_DEV(0, 0, 3), 0xA1, ByteVal);
 280
 281         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA7);
 282         ByteVal = ByteVal | 0x08;
 283         pci_write_config8(PCI_DEV(0, 0, 3), 0xA7, ByteVal);
 284
 285         /* Enable P2P IO/mem. */
 286         ByteVal = pci_read_config8(PCI_DEV(0, 1, 0), 0x4);
 287         ByteVal = ByteVal | 0x07;
 288         pci_write_config8(PCI_DEV(0, 1, 0), 0x4, ByteVal);
 289
 290         /* Turn on graphic chip I/O port port access. */
 291         ByteVal = inb(0x3C3);
 292         ByteVal = ByteVal | 0x01;
 293         outb(ByteVal, 0x3C3);
 294
 295         /* Turn off graphic chip register protection. */
 296         outb(0x10, 0x3C4);
 297         ByteVal = inb(0x3C5);
 298         ByteVal = ByteVal | 0x01;
 299         outb(ByteVal, 0x3C5);
 300
 301         /* South module pad share enable 0x3C5.78[7]. */
 302         outb(0x78, 0x3C4);
 303         ByteVal = inb(0x3C5);
 304         ByteVal = ByteVal | 0x80;
 305         outb(ByteVal, 0x3C5);
 306
 307         /* Enable UART function multiplex with DVP or VCP pad D17F0Rx46[7,6]. */
 308         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0x46);
 309         if (USE_VCP == 1)
 310                 ByteVal = (ByteVal & 0x3F) | 0x40; /* Multiplex with VCP. */
 311         else
 312                 ByteVal = (ByteVal & 0x3F) | 0xC0; /* Multiplex with DVP. */
 313         pci_write_config8(PCI_DEV(0, 17, 0), 0x46, ByteVal);
 314
 315         /* Enable embedded COM1 and COM2 D17F0RxB0[5,4]. */
 316         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xB0);
 317         ByteVal = ByteVal & 0xcf;
 318         /* Multiplex with VCP. */
 319         if (USE_COM1 == 1)
 320                 ByteVal = ByteVal | 0x10;
 321         if (USE_COM2 == 1)
 322                 ByteVal = ByteVal | 0x20;
 323         pci_write_config8(PCI_DEV(0, 17, 0), 0xB0, ByteVal);
 324
 325         if (USE_COM1 == 1)
 326                 ComBase = gCom1Base;
 327         else
 328                 ComBase = gCom2Base;
 329
 330 //noharddrive
 331
 332         /* Set embedded COM1 I/O base = 0x3E8 (D17F0RB4, ByteVal = 0xFD) */
 333         if (USE_COM1 == 1) {
 334                 ByteVal = (u8) ((gCom1Base >> 3) | 0x80);
 335                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB4, ByteVal);
 336                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 337                 ByteVal = (ByteVal & 0xf0) | 0x04;
 338                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 339         }
 340
 341         /* Set embedded COM2 I/O base = 0x2E8 (D17F0RB5, ByteVal = 0xDD). */
 342         if (USE_COM2 == 1) {
 343                 ByteVal = (u8) ((gCom2Base >> 3) | 0x80);
 344                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB5, ByteVal);
 345                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 346                 ByteVal = (ByteVal & 0x0f) | 0x30;
 347                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 348         }
 349         /* No port 80 biger then 0x10. */
 350
 351         /* Disable interrupt. */
 352         ByteVal = inb(ComBase + 3);
 353         outb(ByteVal & 0x7F, ComBase + 3);
 354         outb(0x00, ComBase + 1);
 355
 356         /* Set BAUD rate. */
 357         ByteVal = inb(ComBase + 3);
 358         outb(ByteVal | 0x80, ComBase + 3);
 359         outb(0x01, ComBase);
 360         outb(0x00, ComBase + 1);
 361
 362         /* Set frame format. */
 363         ByteVal = inb(ComBase + 3);
 364         outb(ByteVal & 0x3F, ComBase + 3);
 365         outb(0x03, ComBase + 3);
 366         outb(0x00, ComBase + 2);
 367         outb(0x00, ComBase + 4);
 368
 369         /* SOutput("Embedded COM output\n"); */
 370         /* while(1); */
 371 }
 372 #endif
 373
 374 /* cache_as_ram.inc jumps to here. */
 375 void main(unsigned long bist)
 376 {
 377         u16 boot_mode;
 378         u8 rambits, Data8, Data;
 379         device_t device;
 380         /* device_t dev; */
 381
 382         /*
 383          * Enable multifunction for northbridge. These 4 lines (until
 384          * console_init()) are the same with epia-cn port.
 385          */
 386         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, 0x01);
 387         /* EmbedComInit(); */
 388         w83697hf_set_clksel_48(DUMMY_DEV);
 389         w83697hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 390         uart_init();
 391         /* enable_vx800_serial(); */
 392         /* uart_init(); */
 393
 394         /*
 395          * 1. D15F0
 396          * a) RxBAh = 71h
 397          * b) RxBBh = 05h
 398          * c) RxBEh = 71h
 399          * d) RxBFh = 05h
 400          *
 401          * 2. D17F0
 402          * a) RxA0h = 06h
 403          * b) RxA1h = 11h
 404          * c) RxA2h = 27h
 405          * d) RxA3h = 32h
 406          * e) Rx79h = 40h
 407          * f) Rx72h = 27h
 408          * g) Rx73h = 32h
 409         */
 410
 411         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBA,
 412                            PCI_DEVICE_ID_VIA_VX855_IDE);
 413         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBE,
 414                            PCI_DEVICE_ID_VIA_VX855_IDE);
 415         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA0, PCI_VENDOR_ID_VIA);
 416         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA2,
 417                            PCI_DEVICE_ID_VIA_VX855_LPC);
 418         Data8 = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x79);
 419         Data8 &= ~0x40;
 420         Data8 |= 0x40;
 421         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x79, Data8);
 422         pci_write_config16(PCI_DEV(0, 0x11, 0), 0x72,
 423                            PCI_DEVICE_ID_VIA_VX855_LPC);
 424
 425         /*
 426          * There are two function definitions of console_init(), while the
 427          * src/arch/x86/lib is the right one.
 428          */
 429         console_init();
 430
 431         /* Decide if this is a s3 wakeup or a normal boot. */
 432         boot_mode = acpi_is_wakeup_early_via_vx800();
 433
 434         /*
 435          * 2008-11-27 Add this, to transfer "cpu restart" to "cold boot".
 436          * When this boot is not a S3 resume, and PCI registers had been
 437          * written, then this must be a CPU restart (result of OS reboot cmd),
 438          * so we need a real "cold boot".
 439          */
 440         if ((boot_mode != 3)
 441             && (pci_read_config8(PCI_DEV(0, 0, 3), 0x80) != 0)) {
 442                 outb(6, 0xcf9);
 443         }
 444
 445         /* x86 cold boot I/O cmd. */
 446         /* These 2 lines are the same with epia-cn port. */
 447         enable_smbus();
 448
 449         /* This fix does help vx800!, but vx855 doesn't need this. */
 450         /* smbus_fixup(&ctrl); */
 451
 452         /* Halt if there was a built-in self test failure. */
 453         report_bist_failure(bist);
 454
 455         print_debug("Enabling mainboard devices\n");
 456         enable_mainboard_devices();
 457
 458         /*
 459          * Get NB chip revision from D0F4RxF6, revision will be used in
 460          * via_pci_inittable.
 461          */
 462         device = PCI_DEV(0, 0, 4);
 463         Data = pci_read_config8(device, 0xf6);
 464         print_debug("NB chip revision =");
 465         print_debug_hex8(Data);
 466         print_debug("\n");
 467
 468         /* Make NB ready before DRAM init. */
 469         via_pci_inittable(Data, mNbStage1InitTbl);
 470
 471         /*
 472          * When resume from s3, DRAM init is skipped, so need to recovery
 473          * any PCI register related to DRAM init. d0f3 didn't lose its power
 474          * during whole s3 time, so any register not belonging to d0f3 needs
 475          * to be recovered.
 476          */
 477 #if 1
 478         if (boot_mode == 3) {
 479                 u8 i;
 480                 u8 ramregs[] = { 0x43, 0x42, 0x41, 0x40 };
 481                 DRAM_SYS_ATTR DramAttr;
 482
 483                 print_debug("This is an S3 wakeup\n");
 484
 485                 memset(&DramAttr, 0, sizeof(DRAM_SYS_ATTR));
 486                 /*
 487                  * Step 1: DRAM detection; DDR1 or DDR2; Get SPD Data;
 488                  * Rank Presence; 64 or 128bit; Unbuffered or registered;
 489                  * 1T or 2T.
 490                  */
 491                 DRAMDetect(&DramAttr);
 492
 493                 /*
 494                  * Begin to get RAM size, 43,42 41 40 contains the end
 495                  * address of last rank in DDR2 slot.
 496                  */
 497                 device = PCI_DEV(0, 0, 3);
 498                 for (rambits = 0, i = 0; i < ARRAY_SIZE(ramregs); i++) {
 499                         rambits = pci_read_config8(device, ramregs[i]);
 500                         if (rambits != 0)
 501                                 break;
 502                 }
 503
 504                 DRAMDRDYSetting(&DramAttr);
 505
 506                 Data = 0x80;    /* This value is same with DevInit.c. */
 507                 pci_write_config8(PCI_DEV(0, 0, 4), 0xa3, Data);
 508                 pci_write_config8(PCI_DEV(0, 17, 7), 0x60, rambits << 2);
 509                 Data = pci_read_config8(MEMCTRL, 0x88);
 510                 pci_write_config8(PCI_DEV(0, 17, 7), 0xE5, Data);
 511
 512                 /* Just copy this function from draminit to here! */
 513                 DRAMRegFinalValue(&DramAttr);
 514
 515                 /* Just copy this function from draminit to here! */
 516                 SetUMARam();
 517
 518                 print_debug("Resume from S3, RAM init was ignored\n");
 519         } else {
 520                 ddr2_ram_setup();
 521                 ram_check(0, 640 * 1024);
 522         }
 523 #endif
 524
 525         /* ddr2_ram_setup(); */
 526         /* This line is the same with cx700 port. */
 527         enable_shadow_ram();
 528
 529         /*
 530          * For coreboot most time of S3 resume is the same as normal boot,
 531          * so some memory area under 1M become dirty, so before this happen,
 532          * I need to backup the content of mem to top-mem.
 533          *
 534          * I will reserve the 1M top-men in LBIO table in coreboot_table.c
 535          * and recovery the content of 1M-mem in wakeup.c.
 536          */
 537 #if PAYLOAD_IS_SEABIOS == 1
 538         if (boot_mode == 3) {
 539                 /* An idea of Libo.Feng at amd.com in http://www.coreboot.org/pipermail/coreboot/2008-December/043111.html
 540                  *
 541                  * I want move the 1M data, I have to set some MTRRs myself.
 542                  * Setting MTRR before back memory save s3 resume time about
 543                  * 0.14 seconds.
 544                  *
 545                  * !!! Since CAR stack uses cache, and we are using cache
 546                  * here, we must be careful:
 547                  *
 548                  * 1. during this MTRR code, must no function call (after
 549                  *    this MTRR, I think it should be OK to use function).
 550                  * 2. Before stack switch, no use variable that have value
 551                  *    set before this.
 552                  * 3. Due to 2, take care of "cpu_reset", I directlly set it
 553                  *    to ZERO.
 554                  */
 555                 u32 memtop = *(u32 *) WAKE_MEM_INFO;
 556                 u32 memtop1 = *(u32 *) WAKE_MEM_INFO - 0x100000;
 557                 u32 memtop2 = *(u32 *) WAKE_MEM_INFO - 0x200000;
 558                 u32 memtop3 = *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000;
 559                 u32 memtop4 =
 560                     *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000 + 0xe0000;
 561 #if 0
 562                 __asm__ volatile (
 563                         "movl $0x204, %%ecx\n\t"
 564                         "xorl %%edx, %%edx\n\t"
 565                         "movl %0,%%eax\n\t"
 566                         "orl $(0 | 6), %%eax\n\t"
 567                         "wrmsr\n\t"
 568
 569                         "movl $0x205, %%ecx\n\t"
 570                         "xorl %%edx, %%edx\n\t"
 571                         "movl $0x100000,%%eax\n\t"
 572                         "decl %%eax\n\t"
 573                         "notl %%eax\n\t"
 574                         "orl $(0 | 0x800), %%eax\n\t"
 575                         "wrmsr\n\t"
 576                         ::"g"(memtop2)
 577                 );
 578
 579                 __asm__ volatile (
 580                         "movl $0x206, %%ecx\n\t"
 581                         "xorl %%edx, %%edx\n\t"
 582                         "movl %0,%%eax\n\t"
 583                         "orl $(0 | 6), %%eax\n\t"
 584                         "wrmsr\n\t"
 585
 586                         "movl $0x207, %%ecx\n\t"
 587                         "xorl %%edx, %%edx\n\t"
 588                         "movl $0x100000,%%eax\n\t"
 589                         "decl %%eax\n\t"
 590                         "notl %%eax\n\t"
 591                         "orl $(0 | 0x800), %%eax\n\t"
 592                         "wrmsr\n\t"
 593                         ::"g"(memtop1)
 594                 );
 595
 596                 __asm__ volatile (
 597                         "movl $0x208, %ecx\n\t"
 598                         "xorl %edx, %edx\n\t"
 599                         "movl $0,%eax\n\t"
 600                         "orl $(0 | 6), %eax\n\t"
 601                         "wrmsr\n\t"
 602
 603                         "movl $0x209, %ecx\n\t"
 604                         "xorl %edx, %edx\n\t"
 605                         "movl $0x100000,%eax\n\t"
 606                         "decl %eax\n\t"
 607                         "notl %eax\n\t"
 608                         "orl $(0 | 0x800), %eax\n\t"
 609                         "wrmsr\n\t"
 610                 );
 611 #endif
 612
 613                 /*
 614                  * WAKE_MEM_INFO is inited in get_set_top_available_mem()
 615                  * in tables.c these two memcpy() not not be enabled if set
 616                  * the MTRR around this two lines.
 617                  */
 618 #if 0
 619                 __asm__ volatile (
 620                         "movl $0, %%esi\n\t"
 621                         "movl %0, %%edi\n\t"
 622                         "movl $0xa0000, %%ecx\n\t"
 623                         "shrl $2, %%ecx\n\t"
 624                         "rep movsd\n\t"
 625                         ::"g"(memtop3)
 626                 );
 627
 628                 __asm__ volatile (
 629                         "movl $0xe0000, %%esi\n\t"
 630                         "movl %0, %%edi\n\t"
 631                         "movl $0x20000, %%ecx\n\t"
 632                         "shrl $2, %%ecx\n\t"
 633                         "rep movsd\n\t"
 634                         ::"g"(memtop4)
 635                 );
 636 #endif
 637                 /* This can have function call, because no variable used before this. */
 638                 print_debug("Copy memory to high memory to protect s3 wakeup vector code \n");
 639                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 640                                  0x100000), (unsigned char *)0, 0xa0000);
 641                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 642                  0x100000 + 0xe0000), (unsigned char *)0xe0000, 0x20000);
 643
 644                 /* Restore the MTRR previously modified. */
 645 #if 0
 646                 __asm__ volatile (
 647                         "wbinvd\n\t"
 648                         "xorl %edx, %edx\n\t"
 649                         "xorl %eax, %eax\n\t"
 650                         "movl $0x204, %ecx\n\t"
 651                         "wrmsr\n\t"
 652                         "movl $0x205, %ecx\n\t"
 653                         "wrmsr\n\t"
 654                         "movl $0x206, %ecx\n\t"
 655                         "wrmsr\n\t"
 656                         "movl $0x207, %ecx\n\t"
 657                         "wrmsr\n\t"
 658                         "movl $0x208, %ecx\n\t"
 659                         "wrmsr\n\t"
 660                         "movl $0x209, %ecx\n\t"
 661                         "wrmsr\n\t"
 662                 );
 663 #endif
 664         }
 665 #endif
 666 }