src/mainboard/via/epia-m700/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2009 One Laptop per Child, Association, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 /*
  21  * Part of this file is from cx700 port, part of is from cn700 port,
  22  * and acpi_is_wakeup_early_via_VX800() is part of Rudolf's S3 patch.
  23  */
  24
  25 #define PAYLOAD_IS_SEABIOS 0
  26
  27 #include <stdint.h>
  28 #include <device/pci_def.h>
  29 #include <device/pci_ids.h>
  30 #include <arch/io.h>
  31 #include <device/pnp_def.h>
  32 #include <arch/romcc_io.h>
  33 #include <arch/hlt.h>
  34 #include <console/console.h>
  35 #include <lib.h>
  36 #include "northbridge/via/vx800/vx800.h"
  37 #include "cpu/x86/bist.h"
  38 #include "pc80/udelay_io.c"
  39 #include "lib/delay.c"
  40 #include <string.h>
  41 /* This file contains the board-special SI value for raminit.c. */
  42 #include "driving_clk_phase_data.c"
  43 #include "northbridge/via/vx800/raminit.h"
  44 #include "northbridge/via/vx800/raminit.c"
  45 #include "wakeup.h"
  46 #include "superio/winbond/w83697hf/w83697hf_early_serial.c"
  47
  48 #define SERIAL_DEV PNP_DEV(0x2e, W83697HF_SP1)
  49
  50 /*
  51  * This acpi_is_wakeup_early_via_VX800 is from Rudolf's patch on the list:
  52  * http://www.coreboot.org/pipermail/coreboot/2008-January/028787.html.
  53  */
  54 static int acpi_is_wakeup_early_via_vx800(void)
  55 {
  56         device_t dev;
  57         u16 tmp, result;
  58
  59         print_debug("In acpi_is_wakeup_early_via_vx800\n");
  60         /* Power management controller */
  61         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
  62                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
  63
  64         if (dev == PCI_DEV_INVALID)
  65                 die("Power management controller not found\n");
  66
  67         /* Set ACPI base address to I/O VX800_ACPI_IO_BASE. */
  68         pci_write_config16(dev, 0x88, VX800_ACPI_IO_BASE | 0x1);
  69
  70         /* Enable ACPI accessm RTC signal gated with PSON. */
  71         pci_write_config8(dev, 0x81, 0x84);
  72
  73         tmp = inw(VX800_ACPI_IO_BASE + 0x04);
  74         result = ((tmp & (7 << 10)) >> 10) == 1 ? 3 : 0;
  75         print_debug("         boot_mode=");
  76         print_debug_hex16(result);
  77         print_debug("\n");
  78         return result;
  79 }
  80
  81 /* All content of this function came from the cx700 port of coreboot. */
  82 static void enable_mainboard_devices(void)
  83 {
  84         device_t dev;
  85 #if 0
  86         /*
  87          * Add and close this switch, since some line cause error, some
  88          * written at elsewhere (stage1 stage2).
  89          */
  90         u8 regdata;
  91         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
  92                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
  93
  94         /* Disable GP3. */
  95         pci_write_config8(dev, 0x98, 0x00);
  96
  97         pci_write_config8(dev, 0x50, 0x80);     /* Disable mc97. */
  98
  99         /*
 100          * Martin: Disable internal KBC configuration.
 101          *
 102          * Internal Config is needed to decide which key can be pressed to
 103          * resume from s3.
 104          */
 105         pci_write_config8(dev, 0x51, 0x2d);
 106
 107         /* This causes irq0 can not be triggerd, since bit 5 was set to 0. */
 108         /* pci_write_config8(dev, 0x58, 0x42); */
 109
 110         /* These writing may... TODO */
 111         regdata = pci_read_config8(dev, 0x58);
 112         regdata |= 0x41;
 113         pci_write_config8(dev, 0x58, regdata);
 114         pci_write_config8(dev, 0x59, 0x80);
 115         pci_write_config8(dev, 0x5b, 0x01);
 116 #endif
 117
 118         print_debug("In enable_mainboard_devices \n");
 119
 120         /* Enable P2P Bridge Header for external PCI bus. */
 121         dev = pci_locate_device(PCI_ID(0x1106, 0xa353), 0);
 122         pci_write_config8(dev, 0x4f, 0x41);
 123
 124         /*
 125          * "5324" already is the default value of the PCI IDE device, cancel
 126          * this PCI write.
 127          *
 128          * [william 20080124]: Fix bug that can not boot Ubuntu at the
 129          * beginning time.
 130          */
 131 #if 0
 132         dev = 0;
 133         dev = pci_locate_device(PCI_ID(0x1106, PCI_DEVICE_ID_VIA_VX855_IDE), 0);
 134
 135         uint16_t values;
 136         values = pci_read_config16(dev, 0xBA);
 137         values &= ~0xffff;
 138         values |= 0x5324;
 139         pci_write_config16(dev, 0xBA, values);
 140 #endif
 141 }
 142
 143 /*
 144  * Most content of this function came from the cx700 port of coreboot.
 145  * Turn on the shadow of E-seg.
 146  */
 147 static void enable_shadow_ram(void)
 148 {
 149         uint8_t shadowreg;
 150
 151         /*
 152          * Changed the value from 0x2a to 0x3f. "read only" may block "write"?
 153          * and maybe in C-seg "write" will be needed?
 154          */
 155         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0xff);
 156
 157         /* 0xf0000-0xfffff - ACPI tables */
 158         shadowreg = pci_read_config8(PCI_DEV(0, 0, 3), 0x83);
 159         shadowreg |= 0x30;
 160         pci_write_config8(PCI_DEV(0, 0, 3), 0x83, shadowreg);
 161
 162         /* 0xe0000-0xeffff - elfload? */
 163         /*
 164          * In s3 resume process, wakeup.c, I use E-seg to hold the code
 165          * (which can not locate in the area to be covered) that will copy
 166          * 0-A-seg and F-seg from TOP-mem back to their normal location.
 167          */
 168         pci_write_config8(PCI_DEV(0, 0, 3), 0x82, 0xff);
 169
 170 #if 0
 171         /* Enable shadow RAM as normal DRAM */
 172         /* 0xc0000-0xcffff - VGA BIOS */
 173         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0x2a);
 174         pci_write_config8(PCI_DEV(0, 0, 7), 0x61, 0x00);
 175         /* 0xd0000-0xdffff - ?? */
 176         /* pci_write_config8(PCI_DEV(0, 0, 3), 0x81, 0xff); */
 177         /* pci_write_config8(PCI_DEV(0, 0, 7), 0x62, 0xff); */
 178
 179         /* Do it again for the vlink controller. */
 180         shadowreg = pci_read_config8(PCI_DEV(0, 0, 7), 0x63);
 181         shadowreg |= 0x30;
 182         pci_write_config8(PCI_DEV(0, 0, 7), 0x63, shadowreg);
 183 #endif
 184 }
 185
 186 /*
 187  * Added this table 2008-11-28.
 188  * This table contains the value needed to be set before begin to init DRAM.
 189  * Note: REV_Bx should be checked for changes when porting a new board!
 190  */
 191 static const struct VIA_PCI_REG_INIT_TABLE mNbStage1InitTbl[] = {
 192         /* VT3409 no PCI-E */
 193         { 0x00, 0xFF, NB_APIC_REG(0x61), 0xFF, 0x0E },  // Set Exxxxxxx as pcie mmio config range
 194         { 0x00, 0xFF, NB_APIC_REG(0x60), 0xF4, 0x0B },  // Support extended cfg address of pcie
 195         // { 0x00, 0xFF, NB_APIC_REG(0x42), 0xF9, 0x02 }, // APIC Interrupt((BT_INTR)) Control
 196         // Set ROMSIP value by software
 197
 198         /*
 199         { 0x00, 0xFF, NB_HOST_REG(0x70), 0x77, 0x33 }, // 2x Host Adr Strobe/Pad Pullup Driving = 3
 200         { 0x00, 0xFF, NB_HOST_REG(0x71), 0x77, 0x33 }, // 2x Host Adr Strobe/Pad Pulldown Driving = 3
 201         { 0x00, 0xFF, NB_HOST_REG(0x72), 0x77, 0x33 }, // 4x Host Dat Strobe/Pad Pullup Driving = 3
 202         { 0x00, 0xFF, NB_HOST_REG(0x73), 0x77, 0x33 }, // 4x Host Dat Strobe/Pad Pulldown Driving = 3
 203         { 0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0x21 }, // Memory I/F timing ctrl
 204         { 0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0xE1 }, // Memory I/F timing ctrl
 205         { 0x00, 0xFF, NB_HOST_REG(0x75), 0xFF, 0x18 }, // AGTL+ I/O Circuit
 206         { 0x00, 0xFF, NB_HOST_REG(0x76), 0xFB, 0x0C }, // AGTL+ Compensation Status
 207         { 0x00, 0xFF, NB_HOST_REG(0x78), 0xFF, 0x33 }, // 2X AGTL+ Auto Compensation Offset
 208         { 0x00, 0xFF, NB_HOST_REG(0x79), 0xFF, 0x33 }, // 4X AGTL+ Auto Compensation Offset
 209         { 0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x72 }, // AGTL Compensation Status
 210         { 0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x77 }, // AGTL Compensation Status
 211         { 0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x44 }, // Input Host Address / Host Strobe Delay Control for HA Group
 212         { 0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x22 }, // Input Host Address / Host Strobe Delay Control for HA Group
 213         { 0x00, 0xFF, NB_HOST_REG(0x7C), 0xFF, 0x00 }, // Output Delay Control of PAD for HA Group
 214         { 0x00, 0xFF, NB_HOST_REG(0x7D), 0xFF, 0xAA }, // Host Address / Address Clock Output Delay Control (Only for P4 Bus)
 215         { 0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x10 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 216         { 0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x40 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 217         { 0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x10 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 218         { 0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x40 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 219         { 0x00, 0xFF, NB_HOST_REG(0x80), 0x3F, 0x44 }, // Host Data Receiving Strobe Delay Ctrl 1
 220         { 0x00, 0xFF, NB_HOST_REG(0x81), 0xFF, 0x44 }, // Host Data Receiving Strobe Delay Ctrl 2
 221         { 0x00, 0xFF, NB_HOST_REG(0x82), 0xFF, 0x00 }, // Output Delay of PAD for HDSTB
 222         { 0x00, 0xFF, NB_HOST_REG(0x83), 0xFF, 0x00 }, // Output Delay of PAD for HD
 223         { 0x00, 0xFF, NB_HOST_REG(0x84), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 0)
 224         { 0x00, 0xFF, NB_HOST_REG(0x85), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 1)
 225         { 0x00, 0xFF, NB_HOST_REG(0x86), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 2)
 226         { 0x00, 0xFF, NB_HOST_REG(0x87), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 3)
 227         */
 228
 229         // CPU Host Bus Control
 230         { 0x00, 0xFF, NB_HOST_REG(0x50), 0x1F, 0x08 },  // Request phase ctrl: Dynamic Defer Snoop Stall Count = 8
 231         // { 0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7F },       // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 232         { 0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7C },  // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 233         { 0x00, 0xFF, NB_HOST_REG(0x52), 0xCB, 0xCB },  // CPU I/F Ctrl-2: Enable all for performance
 234         // { 0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x88 },       // Arbitration: Host/Master Occupancy timer = 8*4 HCLK
 235         { 0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x44 },  // Arbitration: Host/Master Occupancy timer = 4*4 HCLK
 236         { 0x00, 0xFF, NB_HOST_REG(0x54), 0x1E, 0x1C },  // Misc Ctrl: Enable 8QW burst Mem Access
 237         // { 0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x06 },       // Miscellaneous Control 2
 238         { 0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x04 },  // Miscellaneous Control 2
 239         { 0x00, 0xFF, NB_HOST_REG(0x56), 0xF7, 0x63 },  // Write Policy 1
 240         // { 0x00, 0xFF, NB_HOST_REG(0x59), 0x3D, 0x01 },       // CPU Miscellaneous Control 1, enable Lowest-Priority IPL
 241         // { 0x00, 0xFF, NB_HOST_REG(0x5c), 0xFF, 0x00 },       // CPU Miscellaneous Control 2
 242         { 0x00, 0xFF, NB_HOST_REG(0x5D), 0xFF, 0xA2 },  // Write Policy
 243         { 0x00, 0xFF, NB_HOST_REG(0x5E), 0xFF, 0x88 },  // Bandwidth Timer
 244         { 0x00, 0xFF, NB_HOST_REG(0x5F), 0x46, 0x46 },  // CPU Misc Ctrl
 245         // { 0x00, 0xFF, NB_HOST_REG(0x90), 0xFF, 0x0B },       // CPU Miscellaneous Control 3
 246         // { 0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0B },       // CPU Miscellaneous Control 2
 247         { 0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0A },  // CPU Miscellaneous Control 2
 248         { 0x00, 0xFF, NB_HOST_REG(0x98), 0xC1, 0x41 },  // CPU Miscellaneous Control 3
 249         { 0x00, 0xFF, NB_HOST_REG(0x99), 0x0E, 0x06 },  // CPU Miscellaneous Control 4
 250
 251         // Set APIC and SMRAM
 252         { 0x00, 0xFF, NB_HOST_REG(0x97), 0xFF, 0x00 },  // APIC Related Control
 253         { 0x00, 0xFF, NB_DRAMC_REG(0x86), 0xD6, 0x29 }, // SMM and APIC Decoding: enable APIC, MSI and SMRAM A-Seg
 254         { 0x00, 0xFF, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00 }      // End of the table
 255 };
 256
 257 #define USE_VCP     1           /* 0 means "use DVP". */
 258 #define USE_COM1    1
 259 #define USE_COM2    0
 260
 261 #define gCom1Base   0x3f8
 262 #define gCom2Base   0x2f8
 263
 264 #if 0
 265 static void EmbedComInit(void)
 266 {
 267         u8 ByteVal;
 268         u16 ComBase;
 269
 270         /* Enable NB multiple function control. */
 271         ByteVal = pci_read_config8(PCI_DEV(0, 0, 0), 0x4f);
 272         ByteVal = ByteVal | 0x01;
 273         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, ByteVal);
 274
 275         /* VGA enable. */
 276         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA1);
 277         ByteVal = ByteVal | 0x80;
 278         pci_write_config8(PCI_DEV(0, 0, 3), 0xA1, ByteVal);
 279
 280         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA7);
 281         ByteVal = ByteVal | 0x08;
 282         pci_write_config8(PCI_DEV(0, 0, 3), 0xA7, ByteVal);
 283
 284         /* Enable P2P IO/mem. */
 285         ByteVal = pci_read_config8(PCI_DEV(0, 1, 0), 0x4);
 286         ByteVal = ByteVal | 0x07;
 287         pci_write_config8(PCI_DEV(0, 1, 0), 0x4, ByteVal);
 288
 289         /* Turn on graphic chip I/O port port access. */
 290         ByteVal = inb(0x3C3);
 291         ByteVal = ByteVal | 0x01;
 292         outb(ByteVal, 0x3C3);
 293
 294         /* Turn off graphic chip register protection. */
 295         outb(0x10, 0x3C4);
 296         ByteVal = inb(0x3C5);
 297         ByteVal = ByteVal | 0x01;
 298         outb(ByteVal, 0x3C5);
 299
 300         /* South module pad share enable 0x3C5.78[7]. */
 301         outb(0x78, 0x3C4);
 302         ByteVal = inb(0x3C5);
 303         ByteVal = ByteVal | 0x80;
 304         outb(ByteVal, 0x3C5);
 305
 306         /* Enable UART function multiplex with DVP or VCP pad D17F0Rx46[7,6]. */
 307         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0x46);
 308         if (USE_VCP == 1)
 309                 ByteVal = (ByteVal & 0x3F) | 0x40; /* Multiplex with VCP. */
 310         else
 311                 ByteVal = (ByteVal & 0x3F) | 0xC0; /* Multiplex with DVP. */
 312         pci_write_config8(PCI_DEV(0, 17, 0), 0x46, ByteVal);
 313
 314         /* Enable embedded COM1 and COM2 D17F0RxB0[5,4]. */
 315         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xB0);
 316         ByteVal = ByteVal & 0xcf;
 317         /* Multiplex with VCP. */
 318         if (USE_COM1 == 1)
 319                 ByteVal = ByteVal | 0x10;
 320         if (USE_COM2 == 1)
 321                 ByteVal = ByteVal | 0x20;
 322         pci_write_config8(PCI_DEV(0, 17, 0), 0xB0, ByteVal);
 323
 324         if (USE_COM1 == 1)
 325                 ComBase = gCom1Base;
 326         else
 327                 ComBase = gCom2Base;
 328
 329 //noharddrive
 330
 331         /* Set embedded COM1 I/O base = 0x3E8 (D17F0RB4, ByteVal = 0xFD) */
 332         if (USE_COM1 == 1) {
 333                 ByteVal = (u8) ((gCom1Base >> 3) | 0x80);
 334                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB4, ByteVal);
 335                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 336                 ByteVal = (ByteVal & 0xf0) | 0x04;
 337                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 338         }
 339
 340         /* Set embedded COM2 I/O base = 0x2E8 (D17F0RB5, ByteVal = 0xDD). */
 341         if (USE_COM2 == 1) {
 342                 ByteVal = (u8) ((gCom2Base >> 3) | 0x80);
 343                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB5, ByteVal);
 344                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 345                 ByteVal = (ByteVal & 0x0f) | 0x30;
 346                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 347         }
 348         /* No port 80 biger then 0x10. */
 349
 350         /* Disable interrupt. */
 351         ByteVal = inb(ComBase + 3);
 352         outb(ByteVal & 0x7F, ComBase + 3);
 353         outb(0x00, ComBase + 1);
 354
 355         /* Set BAUD rate. */
 356         ByteVal = inb(ComBase + 3);
 357         outb(ByteVal | 0x80, ComBase + 3);
 358         outb(0x01, ComBase);
 359         outb(0x00, ComBase + 1);
 360
 361         /* Set frame format. */
 362         ByteVal = inb(ComBase + 3);
 363         outb(ByteVal & 0x3F, ComBase + 3);
 364         outb(0x03, ComBase + 3);
 365         outb(0x00, ComBase + 2);
 366         outb(0x00, ComBase + 4);
 367
 368         /* SOutput("Embedded COM output\n"); */
 369         /* while(1); */
 370 }
 371 #endif
 372
 373 /* cache_as_ram.inc jumps to here. */
 374 void main(unsigned long bist)
 375 {
 376         u16 boot_mode;
 377         u8 rambits, Data8, Data;
 378         device_t device;
 379         /* device_t dev; */
 380
 381         /*
 382          * Enable multifunction for northbridge. These 4 lines (until
 383          * console_init()) are the same with epia-cn port.
 384          */
 385         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, 0x01);
 386         /* EmbedComInit(); */
 387         w83697hf_set_clksel_48(SERIAL_DEV);
 388         w83697hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 389         uart_init();
 390         /* enable_vx800_serial(); */
 391         /* uart_init(); */
 392
 393         /*
 394          * 1. D15F0
 395          * a) RxBAh = 71h
 396          * b) RxBBh = 05h
 397          * c) RxBEh = 71h
 398          * d) RxBFh = 05h
 399          *
 400          * 2. D17F0
 401          * a) RxA0h = 06h
 402          * b) RxA1h = 11h
 403          * c) RxA2h = 27h
 404          * d) RxA3h = 32h
 405          * e) Rx79h = 40h
 406          * f) Rx72h = 27h
 407          * g) Rx73h = 32h
 408         */
 409
 410         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBA,
 411                            PCI_DEVICE_ID_VIA_VX855_IDE);
 412         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBE,
 413                            PCI_DEVICE_ID_VIA_VX855_IDE);
 414         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA0, PCI_VENDOR_ID_VIA);
 415         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA2,
 416                            PCI_DEVICE_ID_VIA_VX855_LPC);
 417         Data8 = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x79);
 418         Data8 &= ~0x40;
 419         Data8 |= 0x40;
 420         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x79, Data8);
 421         pci_write_config16(PCI_DEV(0, 0x11, 0), 0x72,
 422                            PCI_DEVICE_ID_VIA_VX855_LPC);
 423
 424         /*
 425          * There are two function definitions of console_init(), while the
 426          * src/arch/i386/lib is the right one.
 427          */
 428         console_init();
 429
 430         /* Decide if this is a s3 wakeup or a normal boot. */
 431         boot_mode = acpi_is_wakeup_early_via_vx800();
 432
 433         /*
 434          * 2008-11-27 Add this, to transfer "cpu restart" to "cold boot".
 435          * When this boot is not a S3 resume, and PCI registers had been
 436          * written, then this must be a CPU restart (result of OS reboot cmd),
 437          * so we need a real "cold boot".
 438          */
 439         if ((boot_mode != 3)
 440             && (pci_read_config8(PCI_DEV(0, 0, 3), 0x80) != 0)) {
 441                 outb(6, 0xcf9);
 442         }
 443
 444         /* x86 cold boot I/O cmd. */
 445         /* These 2 lines are the same with epia-cn port. */
 446         enable_smbus();
 447
 448         /* This fix does help vx800!, but vx855 doesn't need this. */
 449         /* smbus_fixup(&ctrl); */
 450
 451         /* Halt if there was a built-in self test failure. */
 452         report_bist_failure(bist);
 453
 454         print_debug("Enabling mainboard devices\n");
 455         enable_mainboard_devices();
 456
 457         /*
 458          * Get NB chip revision from D0F4RxF6, revision will be used in
 459          * via_pci_inittable.
 460          */
 461         device = PCI_DEV(0, 0, 4);
 462         Data = pci_read_config8(device, 0xf6);
 463         print_debug("NB chip revision =");
 464         print_debug_hex8(Data);
 465         print_debug("\n");
 466
 467         /* Make NB ready before DRAM init. */
 468         via_pci_inittable(Data, mNbStage1InitTbl);
 469
 470         /*
 471          * When resume from s3, DRAM init is skipped, so need to recovery
 472          * any PCI register related to DRAM init. d0f3 didn't lose its power
 473          * during whole s3 time, so any register not belonging to d0f3 needs
 474          * to be recovered.
 475          */
 476 #if 1
 477         if (boot_mode == 3) {
 478                 u8 i;
 479                 u8 ramregs[] = { 0x43, 0x42, 0x41, 0x40 };
 480                 DRAM_SYS_ATTR DramAttr;
 481
 482                 print_debug("This is an S3 wakeup\n");
 483
 484                 memset(&DramAttr, 0, sizeof(DRAM_SYS_ATTR));
 485                 /*
 486                  * Step 1: DRAM detection; DDR1 or DDR2; Get SPD Data;
 487                  * Rank Presence; 64 or 128bit; Unbuffered or registered;
 488                  * 1T or 2T.
 489                  */
 490                 DRAMDetect(&DramAttr);
 491
 492                 /*
 493                  * Begin to get RAM size, 43,42 41 40 contains the end
 494                  * address of last rank in DDR2 slot.
 495                  */
 496                 device = PCI_DEV(0, 0, 3);
 497                 for (rambits = 0, i = 0; i < ARRAY_SIZE(ramregs); i++) {
 498                         rambits = pci_read_config8(device, ramregs[i]);
 499                         if (rambits != 0)
 500                                 break;
 501                 }
 502
 503                 DRAMDRDYSetting(&DramAttr);
 504
 505                 Data = 0x80;    /* This value is same with DevInit.c. */
 506                 pci_write_config8(PCI_DEV(0, 0, 4), 0xa3, Data);
 507                 pci_write_config8(PCI_DEV(0, 17, 7), 0x60, rambits << 2);
 508                 Data = pci_read_config8(MEMCTRL, 0x88);
 509                 pci_write_config8(PCI_DEV(0, 17, 7), 0xE5, Data);
 510
 511                 /* Just copy this function from draminit to here! */
 512                 DRAMRegFinalValue(&DramAttr);
 513
 514                 /* Just copy this function from draminit to here! */
 515                 SetUMARam();
 516
 517                 print_debug("Resume from S3, RAM init was ignored\n");
 518         } else {
 519                 ddr2_ram_setup();
 520                 ram_check(0, 640 * 1024);
 521         }
 522 #endif
 523
 524         /* ddr2_ram_setup(); */
 525         /* This line is the same with cx700 port. */
 526         enable_shadow_ram();
 527
 528         /*
 529          * For coreboot most time of S3 resume is the same as normal boot,
 530          * so some memory area under 1M become dirty, so before this happen,
 531          * I need to backup the content of mem to top-mem.
 532          *
 533          * I will reserve the 1M top-men in LBIO table in coreboot_table.c
 534          * and recovery the content of 1M-mem in wakeup.c.
 535          */
 536 #if PAYLOAD_IS_SEABIOS == 1
 537         if (boot_mode == 3) {
 538                 /* An idea of Libo.Feng at amd.com in http://www.coreboot.org/pipermail/coreboot/2008-December/043111.html
 539                  *
 540                  * I want move the 1M data, I have to set some MTRRs myself.
 541                  * Setting MTRR before back memory save s3 resume time about
 542                  * 0.14 seconds.
 543                  *
 544                  * !!! Since CAR stack uses cache, and we are using cache
 545                  * here, we must be careful:
 546                  *
 547                  * 1. during this MTRR code, must no function call (after
 548                  *    this MTRR, I think it should be OK to use function).
 549                  * 2. Before stack switch, no use variable that have value
 550                  *    set before this.
 551                  * 3. Due to 2, take care of "cpu_reset", I directlly set it
 552                  *    to ZERO.
 553                  */
 554                 u32 memtop = *(u32 *) WAKE_MEM_INFO;
 555                 u32 memtop1 = *(u32 *) WAKE_MEM_INFO - 0x100000;
 556                 u32 memtop2 = *(u32 *) WAKE_MEM_INFO - 0x200000;
 557                 u32 memtop3 = *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000;
 558                 u32 memtop4 =
 559                     *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000 + 0xe0000;
 560 #if 0
 561                 __asm__ volatile (
 562                         "movl $0x204, %%ecx\n\t"
 563                         "xorl %%edx, %%edx\n\t"
 564                         "movl %0,%%eax\n\t"
 565                         "orl $(0 | 6), %%eax\n\t"
 566                         "wrmsr\n\t"
 567
 568                         "movl $0x205, %%ecx\n\t"
 569                         "xorl %%edx, %%edx\n\t"
 570                         "movl $0x100000,%%eax\n\t"
 571                         "decl %%eax\n\t"
 572                         "notl %%eax\n\t"
 573                         "orl $(0 | 0x800), %%eax\n\t"
 574                         "wrmsr\n\t"
 575                         ::"g"(memtop2)
 576                 );
 577
 578                 __asm__ volatile (
 579                         "movl $0x206, %%ecx\n\t"
 580                         "xorl %%edx, %%edx\n\t"
 581                         "movl %0,%%eax\n\t"
 582                         "orl $(0 | 6), %%eax\n\t"
 583                         "wrmsr\n\t"
 584
 585                         "movl $0x207, %%ecx\n\t"
 586                         "xorl %%edx, %%edx\n\t"
 587                         "movl $0x100000,%%eax\n\t"
 588                         "decl %%eax\n\t"
 589                         "notl %%eax\n\t"
 590                         "orl $(0 | 0x800), %%eax\n\t"
 591                         "wrmsr\n\t"
 592                         ::"g"(memtop1)
 593                 );
 594
 595                 __asm__ volatile (
 596                         "movl $0x208, %ecx\n\t"
 597                         "xorl %edx, %edx\n\t"
 598                         "movl $0,%eax\n\t"
 599                         "orl $(0 | 6), %eax\n\t"
 600                         "wrmsr\n\t"
 601
 602                         "movl $0x209, %ecx\n\t"
 603                         "xorl %edx, %edx\n\t"
 604                         "movl $0x100000,%eax\n\t"
 605                         "decl %eax\n\t"
 606                         "notl %eax\n\t"
 607                         "orl $(0 | 0x800), %eax\n\t"
 608                         "wrmsr\n\t"
 609                 );
 610 #endif
 611
 612                 /*
 613                  * WAKE_MEM_INFO is inited in get_set_top_available_mem()
 614                  * in tables.c these two memcpy() not not be enabled if set
 615                  * the MTRR around this two lines.
 616                  */
 617 #if 0
 618                 __asm__ volatile (
 619                         "movl $0, %%esi\n\t"
 620                         "movl %0, %%edi\n\t"
 621                         "movl $0xa0000, %%ecx\n\t"
 622                         "shrl $2, %%ecx\n\t"
 623                         "rep movsd\n\t"
 624                         ::"g"(memtop3)
 625                 );
 626
 627                 __asm__ volatile (
 628                         "movl $0xe0000, %%esi\n\t"
 629                         "movl %0, %%edi\n\t"
 630                         "movl $0x20000, %%ecx\n\t"
 631                         "shrl $2, %%ecx\n\t"
 632                         "rep movsd\n\t"
 633                         ::"g"(memtop4)
 634                 );
 635 #endif
 636                 /* This can have function call, because no variable used before this. */
 637                 print_debug("Copy memory to high memory to protect s3 wakeup vector code \n");
 638                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 639                                  0x100000), (unsigned char *)0, 0xa0000);
 640                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 641                  0x100000 + 0xe0000), (unsigned char *)0xe0000, 0x20000);
 642
 643                 /* Restore the MTRR previously modified. */
 644 #if 0
 645                 __asm__ volatile (
 646                         "wbinvd\n\t"
 647                         "xorl %edx, %edx\n\t"
 648                         "xorl %eax, %eax\n\t"
 649                         "movl $0x204, %ecx\n\t"
 650                         "wrmsr\n\t"
 651                         "movl $0x205, %ecx\n\t"
 652                         "wrmsr\n\t"
 653                         "movl $0x206, %ecx\n\t"
 654                         "wrmsr\n\t"
 655                         "movl $0x207, %ecx\n\t"
 656                         "wrmsr\n\t"
 657                         "movl $0x208, %ecx\n\t"
 658                         "wrmsr\n\t"
 659                         "movl $0x209, %ecx\n\t"
 660                         "wrmsr\n\t"
 661                 );
 662 #endif
 663         }
 664 #endif
 665 }