src/mainboard/via/epia-m700/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2009 One Laptop per Child, Association, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 /*
  21  * Part of this file is from cx700 port, part of is from cn700 port,
  22  * and acpi_is_wakeup_early_via_VX800() is part of Rudolf's S3 patch.
  23  */
  24
  25 #define PAYLOAD_IS_SEABIOS 0
  26
  27 #include <stdint.h>
  28 #include <device/pci_def.h>
  29 #include <device/pci_ids.h>
  30 #include <arch/io.h>
  31 #include <device/pnp_def.h>
  32 #include <arch/romcc_io.h>
  33 #include <arch/hlt.h>
  34 #include <console/console.h>
  35 #include <lib.h>
  36 #include "northbridge/via/vx800/vx800.h"
  37 #include "cpu/x86/bist.h"
  38 #include "pc80/udelay_io.c"
  39 #include "lib/delay.c"
  40 #include <string.h>
  41
  42 /* This file contains the board-special SI value for raminit.c. */
  43 #include "driving_clk_phase_data.c"
  44
  45 #include "northbridge/via/vx800/raminit.h"
  46 #include "northbridge/via/vx800/raminit.c"
  47
  48 #include "wakeup.h"
  49
  50 #include "superio/winbond/w83697hf/w83697hf_early_serial.c"
  51
  52 #define SERIAL_DEV PNP_DEV(0x2e, W83697HF_SP1)
  53
  54 /*
  55  * This acpi_is_wakeup_early_via_VX800 is from Rudolf's patch on the list:
  56  * http://www.coreboot.org/pipermail/coreboot/2008-January/028787.html.
  57  */
  58 static int acpi_is_wakeup_early_via_vx800(void)
  59 {
  60         device_t dev;
  61         u16 tmp, result;
  62
  63         print_debug("In acpi_is_wakeup_early_via_vx800\n");
  64         /* Power management controller */
  65         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
  66                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
  67
  68         if (dev == PCI_DEV_INVALID)
  69                 die("Power management controller not found\n");
  70
  71         /* Set ACPI base address to I/O VX800_ACPI_IO_BASE. */
  72         pci_write_config16(dev, 0x88, VX800_ACPI_IO_BASE | 0x1);
  73
  74         /* Enable ACPI accessm RTC signal gated with PSON. */
  75         pci_write_config8(dev, 0x81, 0x84);
  76
  77         tmp = inw(VX800_ACPI_IO_BASE + 0x04);
  78         result = ((tmp & (7 << 10)) >> 10) == 1 ? 3 : 0;
  79         print_debug("         boot_mode=");
  80         print_debug_hex16(result);
  81         print_debug("\n");
  82         return result;
  83 }
  84
  85 /* All content of this function came from the cx700 port of coreboot. */
  86 static void enable_mainboard_devices(void)
  87 {
  88         device_t dev;
  89 #if 0
  90         /*
  91          * Add and close this switch, since some line cause error, some
  92          * written at elsewhere (stage1 stage2).
  93          */
  94         u8 regdata;
  95         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
  96                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
  97
  98         /* Disable GP3. */
  99         pci_write_config8(dev, 0x98, 0x00);
 100
 101         pci_write_config8(dev, 0x50, 0x80);     /* Disable mc97. */
 102
 103         /*
 104          * Martin: Disable internal KBC configuration.
 105          *
 106          * Internal Config is needed to decide which key can be pressed to
 107          * resume from s3.
 108          */
 109         pci_write_config8(dev, 0x51, 0x2d);
 110
 111         /* This causes irq0 can not be triggerd, since bit 5 was set to 0. */
 112         /* pci_write_config8(dev, 0x58, 0x42); */
 113
 114         /* These writing may... TODO */
 115         regdata = pci_read_config8(dev, 0x58);
 116         regdata |= 0x41;
 117         pci_write_config8(dev, 0x58, regdata);
 118         pci_write_config8(dev, 0x59, 0x80);
 119         pci_write_config8(dev, 0x5b, 0x01);
 120 #endif
 121
 122         print_debug("In enable_mainboard_devices \n");
 123
 124         /* Enable P2P Bridge Header for external PCI bus. */
 125         dev = pci_locate_device(PCI_ID(0x1106, 0xa353), 0);
 126         pci_write_config8(dev, 0x4f, 0x41);
 127
 128         /*
 129          * "5324" already is the default value of the PCI IDE device, cancel
 130          * this PCI write.
 131          *
 132          * [william 20080124]: Fix bug that can not boot Ubuntu at the
 133          * beginning time.
 134          */
 135 #if 0
 136         dev = 0;
 137         dev = pci_locate_device(PCI_ID(0x1106, PCI_DEVICE_ID_VIA_VX855_IDE), 0);
 138
 139         uint16_t values;
 140         values = pci_read_config16(dev, 0xBA);
 141         values &= ~0xffff;
 142         values |= 0x5324;
 143         pci_write_config16(dev, 0xBA, values);
 144 #endif
 145 }
 146
 147 /*
 148  * Most content of this function came from the cx700 port of coreboot.
 149  * Turn on the shadow of E-seg.
 150  */
 151 static void enable_shadow_ram(void)
 152 {
 153         uint8_t shadowreg;
 154
 155         /*
 156          * Changed the value from 0x2a to 0x3f. "read only" may block "write"?
 157          * and maybe in C-seg "write" will be needed?
 158          */
 159         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0xff);
 160
 161         /* 0xf0000-0xfffff - ACPI tables */
 162         shadowreg = pci_read_config8(PCI_DEV(0, 0, 3), 0x83);
 163         shadowreg |= 0x30;
 164         pci_write_config8(PCI_DEV(0, 0, 3), 0x83, shadowreg);
 165
 166         /* 0xe0000-0xeffff - elfload? */
 167         /*
 168          * In s3 resume process, wakeup.c, I use E-seg to hold the code
 169          * (which can not locate in the area to be covered) that will copy
 170          * 0-A-seg and F-seg from TOP-mem back to their normal location.
 171          */
 172         pci_write_config8(PCI_DEV(0, 0, 3), 0x82, 0xff);
 173
 174 #if 0
 175         /* Enable shadow RAM as normal DRAM */
 176         /* 0xc0000-0xcffff - VGA BIOS */
 177         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0x2a);
 178         pci_write_config8(PCI_DEV(0, 0, 7), 0x61, 0x00);
 179         /* 0xd0000-0xdffff - ?? */
 180         /* pci_write_config8(PCI_DEV(0, 0, 3), 0x81, 0xff); */
 181         /* pci_write_config8(PCI_DEV(0, 0, 7), 0x62, 0xff); */
 182
 183         /* Do it again for the vlink controller. */
 184         shadowreg = pci_read_config8(PCI_DEV(0, 0, 7), 0x63);
 185         shadowreg |= 0x30;
 186         pci_write_config8(PCI_DEV(0, 0, 7), 0x63, shadowreg);
 187 #endif
 188 }
 189
 190 /*
 191  * Added this table 2008-11-28.
 192  * This table contains the value needed to be set before begin to init DRAM.
 193  * Note: REV_Bx should be checked for changes when porting a new board!
 194  */
 195 static const struct VIA_PCI_REG_INIT_TABLE mNbStage1InitTbl[] = {
 196         /* VT3409 no PCI-E */
 197         { 0x00, 0xFF, NB_APIC_REG(0x61), 0xFF, 0x0E },  // Set Exxxxxxx as pcie mmio config range
 198         { 0x00, 0xFF, NB_APIC_REG(0x60), 0xF4, 0x0B },  // Support extended cfg address of pcie
 199         // { 0x00, 0xFF, NB_APIC_REG(0x42), 0xF9, 0x02 }, // APIC Interrupt((BT_INTR)) Control
 200         // Set ROMSIP value by software
 201
 202         /*
 203         { 0x00, 0xFF, NB_HOST_REG(0x70), 0x77, 0x33 }, // 2x Host Adr Strobe/Pad Pullup Driving = 3
 204         { 0x00, 0xFF, NB_HOST_REG(0x71), 0x77, 0x33 }, // 2x Host Adr Strobe/Pad Pulldown Driving = 3
 205         { 0x00, 0xFF, NB_HOST_REG(0x72), 0x77, 0x33 }, // 4x Host Dat Strobe/Pad Pullup Driving = 3
 206         { 0x00, 0xFF, NB_HOST_REG(0x73), 0x77, 0x33 }, // 4x Host Dat Strobe/Pad Pulldown Driving = 3
 207         { 0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0x21 }, // Memory I/F timing ctrl
 208         { 0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0xE1 }, // Memory I/F timing ctrl
 209         { 0x00, 0xFF, NB_HOST_REG(0x75), 0xFF, 0x18 }, // AGTL+ I/O Circuit
 210         { 0x00, 0xFF, NB_HOST_REG(0x76), 0xFB, 0x0C }, // AGTL+ Compensation Status
 211         { 0x00, 0xFF, NB_HOST_REG(0x78), 0xFF, 0x33 }, // 2X AGTL+ Auto Compensation Offset
 212         { 0x00, 0xFF, NB_HOST_REG(0x79), 0xFF, 0x33 }, // 4X AGTL+ Auto Compensation Offset
 213         { 0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x72 }, // AGTL Compensation Status
 214         { 0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x77 }, // AGTL Compensation Status
 215         { 0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x44 }, // Input Host Address / Host Strobe Delay Control for HA Group
 216         { 0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x22 }, // Input Host Address / Host Strobe Delay Control for HA Group
 217         { 0x00, 0xFF, NB_HOST_REG(0x7C), 0xFF, 0x00 }, // Output Delay Control of PAD for HA Group
 218         { 0x00, 0xFF, NB_HOST_REG(0x7D), 0xFF, 0xAA }, // Host Address / Address Clock Output Delay Control (Only for P4 Bus)
 219         { 0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x10 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 220         { 0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x40 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 221         { 0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x10 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 222         { 0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x40 }, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 223         { 0x00, 0xFF, NB_HOST_REG(0x80), 0x3F, 0x44 }, // Host Data Receiving Strobe Delay Ctrl 1
 224         { 0x00, 0xFF, NB_HOST_REG(0x81), 0xFF, 0x44 }, // Host Data Receiving Strobe Delay Ctrl 2
 225         { 0x00, 0xFF, NB_HOST_REG(0x82), 0xFF, 0x00 }, // Output Delay of PAD for HDSTB
 226         { 0x00, 0xFF, NB_HOST_REG(0x83), 0xFF, 0x00 }, // Output Delay of PAD for HD
 227         { 0x00, 0xFF, NB_HOST_REG(0x84), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 0)
 228         { 0x00, 0xFF, NB_HOST_REG(0x85), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 1)
 229         { 0x00, 0xFF, NB_HOST_REG(0x86), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 2)
 230         { 0x00, 0xFF, NB_HOST_REG(0x87), 0xFF, 0x44 }, // Host Data / Strobe CKG Control (Group 3)
 231         */
 232
 233         // CPU Host Bus Control
 234         { 0x00, 0xFF, NB_HOST_REG(0x50), 0x1F, 0x08 },  // Request phase ctrl: Dynamic Defer Snoop Stall Count = 8
 235         // { 0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7F },       // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 236         { 0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7C },  // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 237         { 0x00, 0xFF, NB_HOST_REG(0x52), 0xCB, 0xCB },  // CPU I/F Ctrl-2: Enable all for performance
 238         // { 0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x88 },       // Arbitration: Host/Master Occupancy timer = 8*4 HCLK
 239         { 0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x44 },  // Arbitration: Host/Master Occupancy timer = 4*4 HCLK
 240         { 0x00, 0xFF, NB_HOST_REG(0x54), 0x1E, 0x1C },  // Misc Ctrl: Enable 8QW burst Mem Access
 241         // { 0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x06 },       // Miscellaneous Control 2
 242         { 0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x04 },  // Miscellaneous Control 2
 243         { 0x00, 0xFF, NB_HOST_REG(0x56), 0xF7, 0x63 },  // Write Policy 1
 244         // { 0x00, 0xFF, NB_HOST_REG(0x59), 0x3D, 0x01 },       // CPU Miscellaneous Control 1, enable Lowest-Priority IPL
 245         // { 0x00, 0xFF, NB_HOST_REG(0x5c), 0xFF, 0x00 },       // CPU Miscellaneous Control 2
 246         { 0x00, 0xFF, NB_HOST_REG(0x5D), 0xFF, 0xA2 },  // Write Policy
 247         { 0x00, 0xFF, NB_HOST_REG(0x5E), 0xFF, 0x88 },  // Bandwidth Timer
 248         { 0x00, 0xFF, NB_HOST_REG(0x5F), 0x46, 0x46 },  // CPU Misc Ctrl
 249         // { 0x00, 0xFF, NB_HOST_REG(0x90), 0xFF, 0x0B },       // CPU Miscellaneous Control 3
 250         // { 0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0B },       // CPU Miscellaneous Control 2
 251         { 0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0A },  // CPU Miscellaneous Control 2
 252         { 0x00, 0xFF, NB_HOST_REG(0x98), 0xC1, 0x41 },  // CPU Miscellaneous Control 3
 253         { 0x00, 0xFF, NB_HOST_REG(0x99), 0x0E, 0x06 },  // CPU Miscellaneous Control 4
 254
 255         // Set APIC and SMRAM
 256         { 0x00, 0xFF, NB_HOST_REG(0x97), 0xFF, 0x00 },  // APIC Related Control
 257         { 0x00, 0xFF, NB_DRAMC_REG(0x86), 0xD6, 0x29 }, // SMM and APIC Decoding: enable APIC, MSI and SMRAM A-Seg
 258         { 0x00, 0xFF, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00 }      // End of the table
 259 };
 260
 261 #define USE_VCP     1           /* 0 means "use DVP". */
 262 #define USE_COM1    1
 263 #define USE_COM2    0
 264
 265 #define gCom1Base   0x3f8
 266 #define gCom2Base   0x2f8
 267
 268 #if 0
 269 static void EmbedComInit(void)
 270 {
 271         u8 ByteVal;
 272         u16 ComBase;
 273
 274         /* Enable NB multiple function control. */
 275         ByteVal = pci_read_config8(PCI_DEV(0, 0, 0), 0x4f);
 276         ByteVal = ByteVal | 0x01;
 277         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, ByteVal);
 278
 279         /* VGA enable. */
 280         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA1);
 281         ByteVal = ByteVal | 0x80;
 282         pci_write_config8(PCI_DEV(0, 0, 3), 0xA1, ByteVal);
 283
 284         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA7);
 285         ByteVal = ByteVal | 0x08;
 286         pci_write_config8(PCI_DEV(0, 0, 3), 0xA7, ByteVal);
 287
 288         /* Enable P2P IO/mem. */
 289         ByteVal = pci_read_config8(PCI_DEV(0, 1, 0), 0x4);
 290         ByteVal = ByteVal | 0x07;
 291         pci_write_config8(PCI_DEV(0, 1, 0), 0x4, ByteVal);
 292
 293         /* Turn on graphic chip I/O port port access. */
 294         ByteVal = inb(0x3C3);
 295         ByteVal = ByteVal | 0x01;
 296         outb(ByteVal, 0x3C3);
 297
 298         /* Turn off graphic chip register protection. */
 299         outb(0x10, 0x3C4);
 300         ByteVal = inb(0x3C5);
 301         ByteVal = ByteVal | 0x01;
 302         outb(ByteVal, 0x3C5);
 303
 304         /* South module pad share enable 0x3C5.78[7]. */
 305         outb(0x78, 0x3C4);
 306         ByteVal = inb(0x3C5);
 307         ByteVal = ByteVal | 0x80;
 308         outb(ByteVal, 0x3C5);
 309
 310         /* Enable UART function multiplex with DVP or VCP pad D17F0Rx46[7,6]. */
 311         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0x46);
 312         if (USE_VCP == 1)
 313                 ByteVal = (ByteVal & 0x3F) | 0x40; /* Multiplex with VCP. */
 314         else
 315                 ByteVal = (ByteVal & 0x3F) | 0xC0; /* Multiplex with DVP. */
 316         pci_write_config8(PCI_DEV(0, 17, 0), 0x46, ByteVal);
 317
 318         /* Enable embedded COM1 and COM2 D17F0RxB0[5,4]. */
 319         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xB0);
 320         ByteVal = ByteVal & 0xcf;
 321         /* Multiplex with VCP. */
 322         if (USE_COM1 == 1)
 323                 ByteVal = ByteVal | 0x10;
 324         if (USE_COM2 == 1)
 325                 ByteVal = ByteVal | 0x20;
 326         pci_write_config8(PCI_DEV(0, 17, 0), 0xB0, ByteVal);
 327
 328         if (USE_COM1 == 1)
 329                 ComBase = gCom1Base;
 330         else
 331                 ComBase = gCom2Base;
 332
 333 //noharddrive
 334
 335         /* Set embedded COM1 I/O base = 0x3E8 (D17F0RB4, ByteVal = 0xFD) */
 336         if (USE_COM1 == 1) {
 337                 ByteVal = (u8) ((gCom1Base >> 3) | 0x80);
 338                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB4, ByteVal);
 339                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 340                 ByteVal = (ByteVal & 0xf0) | 0x04;
 341                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 342         }
 343
 344         /* Set embedded COM2 I/O base = 0x2E8 (D17F0RB5, ByteVal = 0xDD). */
 345         if (USE_COM2 == 1) {
 346                 ByteVal = (u8) ((gCom2Base >> 3) | 0x80);
 347                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB5, ByteVal);
 348                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 349                 ByteVal = (ByteVal & 0x0f) | 0x30;
 350                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 351         }
 352         /* No port 80 biger then 0x10. */
 353
 354         /* Disable interrupt. */
 355         ByteVal = inb(ComBase + 3);
 356         outb(ByteVal & 0x7F, ComBase + 3);
 357         outb(0x00, ComBase + 1);
 358
 359         /* Set BAUD rate. */
 360         ByteVal = inb(ComBase + 3);
 361         outb(ByteVal | 0x80, ComBase + 3);
 362         outb(0x01, ComBase);
 363         outb(0x00, ComBase + 1);
 364
 365         /* Set frame format. */
 366         ByteVal = inb(ComBase + 3);
 367         outb(ByteVal & 0x3F, ComBase + 3);
 368         outb(0x03, ComBase + 3);
 369         outb(0x00, ComBase + 2);
 370         outb(0x00, ComBase + 4);
 371
 372         /* SOutput("Embedded COM output\n"); */
 373         /* while(1); */
 374 }
 375 #endif
 376
 377 /* cache_as_ram.inc jumps to here. */
 378 void main(unsigned long bist)
 379 {
 380         u16 boot_mode;
 381         u8 rambits, Data8, Data;
 382         device_t device;
 383         /* device_t dev; */
 384
 385         /*
 386          * Enable multifunction for northbridge. These 4 lines (until
 387          * console_init()) are the same with epia-cn port.
 388          */
 389         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, 0x01);
 390         /* EmbedComInit(); */
 391         w83697hf_set_clksel_48(SERIAL_DEV);
 392         w83697hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 393         uart_init();
 394         /* enable_vx800_serial(); */
 395         /* uart_init(); */
 396
 397         /*
 398          * 1. D15F0
 399          * a) RxBAh = 71h
 400          * b) RxBBh = 05h
 401          * c) RxBEh = 71h
 402          * d) RxBFh = 05h
 403          *
 404          * 2. D17F0
 405          * a) RxA0h = 06h
 406          * b) RxA1h = 11h
 407          * c) RxA2h = 27h
 408          * d) RxA3h = 32h
 409          * e) Rx79h = 40h
 410          * f) Rx72h = 27h
 411          * g) Rx73h = 32h
 412         */
 413
 414         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBA,
 415                            PCI_DEVICE_ID_VIA_VX855_IDE);
 416         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBE,
 417                            PCI_DEVICE_ID_VIA_VX855_IDE);
 418         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA0, PCI_VENDOR_ID_VIA);
 419         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA2,
 420                            PCI_DEVICE_ID_VIA_VX855_LPC);
 421         Data8 = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x79);
 422         Data8 &= ~0x40;
 423         Data8 |= 0x40;
 424         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x79, Data8);
 425         pci_write_config16(PCI_DEV(0, 0x11, 0), 0x72,
 426                            PCI_DEVICE_ID_VIA_VX855_LPC);
 427
 428         /*
 429          * There are two function definitions of console_init(), while the
 430          * src/arch/i386/lib is the right one.
 431          */
 432         console_init();
 433
 434         /* Decide if this is a s3 wakeup or a normal boot. */
 435         boot_mode = acpi_is_wakeup_early_via_vx800();
 436
 437         /*
 438          * 2008-11-27 Add this, to transfer "cpu restart" to "cold boot".
 439          * When this boot is not a S3 resume, and PCI registers had been
 440          * written, then this must be a CPU restart (result of OS reboot cmd),
 441          * so we need a real "cold boot".
 442          */
 443         if ((boot_mode != 3)
 444             && (pci_read_config8(PCI_DEV(0, 0, 3), 0x80) != 0)) {
 445                 outb(6, 0xcf9);
 446         }
 447
 448         /* x86 cold boot I/O cmd. */
 449         /* These 2 lines are the same with epia-cn port. */
 450         enable_smbus();
 451
 452         /* This fix does help vx800!, but vx855 doesn't need this. */
 453         /* smbus_fixup(&ctrl); */
 454
 455         if (bist == 0) {
 456                 /*
 457                  * CAR needs MTRR until memory is ok, so disable this
 458                  * early_mtrr_init() call.
 459                  */
 460 #if 0
 461                  print_debug("doing early_mtrr\n");
 462                  early_mtrr_init();
 463 #endif
 464         }
 465
 466         /* Halt if there was a built-in self test failure. */
 467         report_bist_failure(bist);
 468
 469         print_debug("Enabling mainboard devices\n");
 470         enable_mainboard_devices();
 471
 472         /*
 473          * Get NB chip revision from D0F4RxF6, revision will be used in
 474          * via_pci_inittable.
 475          */
 476         device = PCI_DEV(0, 0, 4);
 477         Data = pci_read_config8(device, 0xf6);
 478         print_debug("NB chip revision =");
 479         print_debug_hex8(Data);
 480         print_debug("\n");
 481
 482         /* Make NB ready before DRAM init. */
 483         via_pci_inittable(Data, mNbStage1InitTbl);
 484
 485         /*
 486          * When resume from s3, DRAM init is skipped, so need to recovery
 487          * any PCI register related to DRAM init. d0f3 didn't lose its power
 488          * during whole s3 time, so any register not belonging to d0f3 needs
 489          * to be recovered.
 490          */
 491 #if 1
 492         if (boot_mode == 3) {
 493                 u8 i;
 494                 u8 ramregs[] = { 0x43, 0x42, 0x41, 0x40 };
 495                 DRAM_SYS_ATTR DramAttr;
 496
 497                 print_debug("This is an S3 wakeup\n");
 498
 499                 memset(&DramAttr, 0, sizeof(DRAM_SYS_ATTR));
 500                 /*
 501                  * Step 1: DRAM detection; DDR1 or DDR2; Get SPD Data;
 502                  * Rank Presence; 64 or 128bit; Unbuffered or registered;
 503                  * 1T or 2T.
 504                  */
 505                 DRAMDetect(&DramAttr);
 506
 507                 /*
 508                  * Begin to get RAM size, 43,42 41 40 contains the end
 509                  * address of last rank in DDR2 slot.
 510                  */
 511                 device = PCI_DEV(0, 0, 3);
 512                 for (rambits = 0, i = 0; i < ARRAY_SIZE(ramregs); i++) {
 513                         rambits = pci_read_config8(device, ramregs[i]);
 514                         if (rambits != 0)
 515                                 break;
 516                 }
 517
 518                 DRAMDRDYSetting(&DramAttr);
 519
 520                 Data = 0x80;    /* This value is same with DevInit.c. */
 521                 pci_write_config8(PCI_DEV(0, 0, 4), 0xa3, Data);
 522                 pci_write_config8(PCI_DEV(0, 17, 7), 0x60, rambits << 2);
 523                 Data = pci_read_config8(MEMCTRL, 0x88);
 524                 pci_write_config8(PCI_DEV(0, 17, 7), 0xE5, Data);
 525
 526                 /* Just copy this function from draminit to here! */
 527                 DRAMRegFinalValue(&DramAttr);
 528
 529                 /* Just copy this function from draminit to here! */
 530                 SetUMARam();
 531
 532                 print_debug("Resume from S3, RAM init was ignored\n");
 533         } else {
 534                 ddr2_ram_setup();
 535                 ram_check(0, 640 * 1024);
 536         }
 537 #endif
 538
 539         /* ddr2_ram_setup(); */
 540         /* This line is the same with cx700 port. */
 541         enable_shadow_ram();
 542
 543         /*
 544          * For coreboot most time of S3 resume is the same as normal boot,
 545          * so some memory area under 1M become dirty, so before this happen,
 546          * I need to backup the content of mem to top-mem.
 547          *
 548          * I will reserve the 1M top-men in LBIO table in coreboot_table.c
 549          * and recovery the content of 1M-mem in wakeup.c.
 550          */
 551 #if PAYLOAD_IS_SEABIOS == 1
 552         if (boot_mode == 3) {
 553                 /* An idea of Libo.Feng at amd.com in http://www.coreboot.org/pipermail/coreboot/2008-December/043111.html
 554                  *
 555                  * I want move the 1M data, I have to set some MTRRs myself.
 556                  * Setting MTRR before back memory save s3 resume time about
 557                  * 0.14 seconds.
 558                  *
 559                  * !!! Since CAR stack uses cache, and we are using cache
 560                  * here, we must be careful:
 561                  *
 562                  * 1. during this MTRR code, must no function call (after
 563                  *    this MTRR, I think it should be OK to use function).
 564                  * 2. Before stack switch, no use variable that have value
 565                  *    set before this.
 566                  * 3. Due to 2, take care of "cpu_reset", I directlly set it
 567                  *    to ZERO.
 568                  */
 569                 u32 memtop = *(u32 *) WAKE_MEM_INFO;
 570                 u32 memtop1 = *(u32 *) WAKE_MEM_INFO - 0x100000;
 571                 u32 memtop2 = *(u32 *) WAKE_MEM_INFO - 0x200000;
 572                 u32 memtop3 = *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000;
 573                 u32 memtop4 =
 574                     *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000 + 0xe0000;
 575 #if 0
 576                 __asm__ volatile (
 577                         "movl $0x204, %%ecx\n\t"
 578                         "xorl %%edx, %%edx\n\t"
 579                         "movl %0,%%eax\n\t"
 580                         "orl $(0 | 6), %%eax\n\t"
 581                         "wrmsr\n\t"
 582
 583                         "movl $0x205, %%ecx\n\t"
 584                         "xorl %%edx, %%edx\n\t"
 585                         "movl $0x100000,%%eax\n\t"
 586                         "decl %%eax\n\t"
 587                         "notl %%eax\n\t"
 588                         "orl $(0 | 0x800), %%eax\n\t"
 589                         "wrmsr\n\t"
 590                         ::"g"(memtop2)
 591                 );
 592
 593                 __asm__ volatile (
 594                         "movl $0x206, %%ecx\n\t"
 595                         "xorl %%edx, %%edx\n\t"
 596                         "movl %0,%%eax\n\t"
 597                         "orl $(0 | 6), %%eax\n\t"
 598                         "wrmsr\n\t"
 599
 600                         "movl $0x207, %%ecx\n\t"
 601                         "xorl %%edx, %%edx\n\t"
 602                         "movl $0x100000,%%eax\n\t"
 603                         "decl %%eax\n\t"
 604                         "notl %%eax\n\t"
 605                         "orl $(0 | 0x800), %%eax\n\t"
 606                         "wrmsr\n\t"
 607                         ::"g"(memtop1)
 608                 );
 609
 610                 __asm__ volatile (
 611                         "movl $0x208, %ecx\n\t"
 612                         "xorl %edx, %edx\n\t"
 613                         "movl $0,%eax\n\t"
 614                         "orl $(0 | 6), %eax\n\t"
 615                         "wrmsr\n\t"
 616
 617                         "movl $0x209, %ecx\n\t"
 618                         "xorl %edx, %edx\n\t"
 619                         "movl $0x100000,%eax\n\t"
 620                         "decl %eax\n\t"
 621                         "notl %eax\n\t"
 622                         "orl $(0 | 0x800), %eax\n\t"
 623                         "wrmsr\n\t"
 624                 );
 625 #endif
 626
 627                 /*
 628                  * WAKE_MEM_INFO is inited in get_set_top_available_mem()
 629                  * in tables.c these two memcpy() not not be enabled if set
 630                  * the MTRR around this two lines.
 631                  */
 632 #if 0
 633                 __asm__ volatile (
 634                         "movl $0, %%esi\n\t"
 635                         "movl %0, %%edi\n\t"
 636                         "movl $0xa0000, %%ecx\n\t"
 637                         "shrl $2, %%ecx\n\t"
 638                         "rep movsd\n\t"
 639                         ::"g"(memtop3)
 640                 );
 641
 642                 __asm__ volatile (
 643                         "movl $0xe0000, %%esi\n\t"
 644                         "movl %0, %%edi\n\t"
 645                         "movl $0x20000, %%ecx\n\t"
 646                         "shrl $2, %%ecx\n\t"
 647                         "rep movsd\n\t"
 648                         ::"g"(memtop4)
 649                 );
 650 #endif
 651                 /* This can have function call, because no variable used before this. */
 652                 print_debug("Copy memory to high memory to protect s3 wakeup vector code \n");
 653                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 654                                  0x100000), (unsigned char *)0, 0xa0000);
 655                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 656                  0x100000 + 0xe0000), (unsigned char *)0xe0000, 0x20000);
 657
 658                 /* Restore the MTRR previously modified. */
 659 #if 0
 660                 __asm__ volatile (
 661                         "wbinvd\n\t"
 662                         "xorl %edx, %edx\n\t"
 663                         "xorl %eax, %eax\n\t"
 664                         "movl $0x204, %ecx\n\t"
 665                         "wrmsr\n\t"
 666                         "movl $0x205, %ecx\n\t"
 667                         "wrmsr\n\t"
 668                         "movl $0x206, %ecx\n\t"
 669                         "wrmsr\n\t"
 670                         "movl $0x207, %ecx\n\t"
 671                         "wrmsr\n\t"
 672                         "movl $0x208, %ecx\n\t"
 673                         "wrmsr\n\t"
 674                         "movl $0x209, %ecx\n\t"
 675                         "wrmsr\n\t"
 676                 );
 677 #endif
 678         }
 679
 680 #endif
 681
 682 }
 683