src/mainboard/via/epia-m700/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2009 One Laptop per Child, Association, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 /*
  21  * Part of this file is from cx700 port, part of is from cn700 port,
  22  * and acpi_is_wakeup_early_via_VX800() is part of Rudolf's S3 patch.
  23  */
  24
  25 #define ASSEMBLY 1
  26 #define __ROMCC__
  27 #define RAMINIT_SYSINFO 1
  28 #define CACHE_AS_RAM_ADDRESS_DEBUG 0
  29
  30 #include <stdint.h>
  31 #include <device/pci_def.h>
  32 #include <device/pci_ids.h>
  33 #include <arch/io.h>
  34 #include <device/pnp_def.h>
  35 #include <arch/romcc_io.h>
  36 #include <arch/hlt.h>
  37 #include "pc80/serial.c"
  38 #include "arch/i386/lib/console.c"
  39 #include "lib/ramtest.c"
  40 #include "northbridge/via/vx800/vx800.h"
  41 #include "cpu/x86/mtrr/earlymtrr.c"
  42 #include "cpu/x86/bist.h"
  43 #include "pc80/udelay_io.c"
  44 #include "lib/delay.c"
  45 #if CONFIG_USE_INIT == 0
  46 #include <string.h>
  47 #endif
  48 #include "cpu/x86/lapic/boot_cpu.c"
  49
  50 /* This file contains the board-special SI value for raminit.c. */
  51 #include "driving_clk_phase_data.c"
  52
  53 #include "northbridge/via/vx800/raminit.h"
  54 #include "northbridge/via/vx800/raminit.c"
  55 #include "cpu/x86/car/copy_and_run.c"
  56 #include "wakeup.h"
  57
  58 #include "superio/winbond/w83697hf/w83697hf_early_serial.c"
  59
  60 #define SERIAL_DEV PNP_DEV(0x2e, W83697HF_SP1)
  61
  62 /*
  63  * This acpi_is_wakeup_early_via_VX800 is from Rudolf's patch on the list:
  64  * http://www.coreboot.org/pipermail/coreboot/2008-January/028787.html.
  65  */
  66 void jason_tsc_count_car(void)
  67 {
  68 #if 0
  69         unsigned long long start;
  70         asm volatile ("rdtsc" : "=A" (start));
  71         start >>= 20;
  72         print_emerg("jason_tsc_count_car=  ");
  73         print_emerg_hex32((unsigned long) start);
  74         print_emerg("\n");
  75 #endif
  76 }
  77
  78 int acpi_is_wakeup_early_via_vx800(void)
  79 {
  80         device_t dev;
  81         u16 tmp, result;
  82
  83         print_debug("In acpi_is_wakeup_early_via_vx800\r\n");
  84         /* Power management controller */
  85         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
  86                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
  87
  88         if (dev == PCI_DEV_INVALID)
  89                 die("Power management controller not found\r\n");
  90
  91         /* Set ACPI base address to I/O VX800_ACPI_IO_BASE. */
  92         pci_write_config16(dev, 0x88, VX800_ACPI_IO_BASE | 0x1);
  93
  94         /* Enable ACPI accessm RTC signal gated with PSON. */
  95         pci_write_config8(dev, 0x81, 0x84);
  96
  97         tmp = inw(VX800_ACPI_IO_BASE + 0x04);
  98         result = ((tmp & (7 << 10)) >> 10) == 1 ? 3 : 0;
  99         print_debug("         boot_mode=");
 100         print_debug_hex16(result);
 101         print_debug("\r\n");
 102         return result;
 103 }
 104
 105 static inline int spd_read_byte(unsigned device, unsigned address)
 106 {
 107         return smbus_read_byte(device, address);
 108 }
 109
 110 /* All content of this function came from the cx700 port of coreboot. */
 111 static void enable_mainboard_devices(void)
 112 {
 113         device_t dev;
 114         uint16_t values;
 115
 116 #if 0
 117         /*
 118          * Add and close this switch, since some line cause error, some
 119          * written at elsewhere (stage1 stage2).
 120          */
 121         u8 regdata;
 122         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
 123                                        PCI_DEVICE_ID_VIA_VX855_LPC), 0);
 124
 125         /* Disable GP3. */
 126         pci_write_config8(dev, 0x98, 0x00);
 127
 128         pci_write_config8(dev, 0x50, 0x80);     /* Disable mc97. */
 129
 130         /*
 131          * Martin: Disable internal KBC configuration.
 132          *
 133          * Internal Config is needed to decide which key can be pressed to
 134          * resume from s3.
 135          */
 136         pci_write_config8(dev, 0x51, 0x2d);
 137
 138         /* This causes irq0 can not be triggerd, since bit 5 was set to 0. */
 139         /* pci_write_config8(dev, 0x58, 0x42); */
 140
 141         /* These writing may... TODO */
 142         regdata = pci_read_config8(dev, 0x58);
 143         regdata |= 0x41;
 144         pci_write_config8(dev, 0x58, regdata);
 145         pci_write_config8(dev, 0x59, 0x80);
 146         pci_write_config8(dev, 0x5b, 0x01);
 147 #endif
 148
 149         print_debug("In enable_mainboard_devices \r\n");
 150
 151         /* Enable P2P Bridge Header for external PCI bus. */
 152         dev = pci_locate_device(PCI_ID(0x1106, 0xa353), 0);
 153         pci_write_config8(dev, 0x4f, 0x41);
 154
 155         /*
 156          * "5324" already is the default value of the PCI IDE device, cancel
 157          * this PCI write.
 158          *
 159          * [william 20080124]: Fix bug that can not boot Ubuntu at the
 160          * beginning time.
 161          */
 162 #if 0
 163         dev = 0;
 164         dev = pci_locate_device(PCI_ID(0x1106, PCI_DEVICE_ID_VIA_VX855_IDE), 0);
 165         values = pci_read_config16(dev, 0xBA);
 166         values &= ~0xffff;
 167         values |= 0x5324;
 168         pci_write_config16(dev, 0xBA, values);
 169 #endif
 170 }
 171
 172 /*
 173  * Most content of this function came from the cx700 port of coreboot.
 174  * Turn on the shadow of E-seg.
 175  */
 176 static void enable_shadow_ram(void)
 177 {
 178         uint8_t shadowreg;
 179
 180         /*
 181          * Changed the value from 0x2a to 0x3f. "read only" may block "write"?
 182          * and maybe in C-seg "write" will be needed?
 183          */
 184         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0xff);
 185
 186         /* 0xf0000-0xfffff - ACPI tables */
 187         shadowreg = pci_read_config8(PCI_DEV(0, 0, 3), 0x83);
 188         shadowreg |= 0x30;
 189         pci_write_config8(PCI_DEV(0, 0, 3), 0x83, shadowreg);
 190
 191         /* 0xe0000-0xeffff - elfload? */
 192         /*
 193          * In s3 resume process, wakeup.c, I use E-seg to hold the code
 194          * (which can not locate in the area to be covered) that will copy
 195          * 0-A-seg and F-seg from TOP-mem back to their normal location.
 196          */
 197         pci_write_config8(PCI_DEV(0, 0, 3), 0x82, 0xff);
 198
 199 #if 0
 200         /* Enable shadow RAM as normal DRAM */
 201         /* 0xc0000-0xcffff - VGA BIOS */
 202         pci_write_config8(PCI_DEV(0, 0, 3), 0x80, 0x2a);
 203         pci_write_config8(PCI_DEV(0, 0, 7), 0x61, 0x00);
 204         /* 0xd0000-0xdffff - ?? */
 205         /* pci_write_config8(PCI_DEV(0, 0, 3), 0x81, 0xff); */
 206         /* pci_write_config8(PCI_DEV(0, 0, 7), 0x62, 0xff); */
 207
 208         /* Do it again for the vlink controller. */
 209         shadowreg = pci_read_config8(PCI_DEV(0, 0, 7), 0x63);
 210         shadowreg |= 0x30;
 211         pci_write_config8(PCI_DEV(0, 0, 7), 0x63, shadowreg);
 212 #endif
 213 }
 214
 215 /*
 216  * Added this table 2008-11-28.
 217  * This table contains the value needed to be set before begin to init DRAM.
 218  * Note: REV_Bx should be checked for changes when porting a new board!
 219  */
 220 static const struct VIA_PCI_REG_INIT_TABLE mNbStage1InitTbl[] = {
 221         /* VT3409 no PCI-E */
 222         0x00, 0xFF, NB_APIC_REG(0x61), 0xFF, 0x0E,      // Set Exxxxxxx as pcie mmio config range
 223         0x00, 0xFF, NB_APIC_REG(0x60), 0xF4, 0x0B,      // Support extended cfg address of pcie
 224         // 0x00, 0xFF, NB_APIC_REG(0x42), 0xF9, 0x02, // APIC Interrupt((BT_INTR)) Control
 225         // Set ROMSIP value by software
 226
 227         /*
 228         0x00, 0xFF, NB_HOST_REG(0x70), 0x77, 0x33, // 2x Host Adr Strobe/Pad Pullup Driving = 3
 229         0x00, 0xFF, NB_HOST_REG(0x71), 0x77, 0x33, // 2x Host Adr Strobe/Pad Pulldown Driving = 3
 230         0x00, 0xFF, NB_HOST_REG(0x72), 0x77, 0x33, // 4x Host Dat Strobe/Pad Pullup Driving = 3
 231         0x00, 0xFF, NB_HOST_REG(0x73), 0x77, 0x33, // 4x Host Dat Strobe/Pad Pulldown Driving = 3
 232         0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0x21, // Memory I/F timing ctrl
 233         0x00, 0xFF, NB_HOST_REG(0x74), 0xFF, 0xE1, // Memory I/F timing ctrl
 234         0x00, 0xFF, NB_HOST_REG(0x75), 0xFF, 0x18, // AGTL+ I/O Circuit
 235         0x00, 0xFF, NB_HOST_REG(0x76), 0xFB, 0x0C, // AGTL+ Compensation Status
 236         0x00, 0xFF, NB_HOST_REG(0x78), 0xFF, 0x33, // 2X AGTL+ Auto Compensation Offset
 237         0x00, 0xFF, NB_HOST_REG(0x79), 0xFF, 0x33, // 4X AGTL+ Auto Compensation Offset
 238         0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x72, // AGTL Compensation Status
 239         0x00, 0xFF, NB_HOST_REG(0x7A), 0x3F, 0x77, // AGTL Compensation Status
 240         0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x44, // Input Host Address / Host Strobe Delay Control for HA Group
 241         0x00, 0xFF, NB_HOST_REG(0x7B), 0xFF, 0x22, // Input Host Address / Host Strobe Delay Control for HA Group
 242         0x00, 0xFF, NB_HOST_REG(0x7C), 0xFF, 0x00, // Output Delay Control of PAD for HA Group
 243         0x00, 0xFF, NB_HOST_REG(0x7D), 0xFF, 0xAA, // Host Address / Address Clock Output Delay Control (Only for P4 Bus)
 244         0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x10, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 245         0x00, 0xFF, NB_HOST_REG(0x7E), 0xFF, 0x40, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 246         0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x10, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 247         0x00, 0xFF, NB_HOST_REG(0x7F), 0xFF, 0x40, // Host Address CKG Rising / Falling Time Control (Only for P4 Bus)
 248         0x00, 0xFF, NB_HOST_REG(0x80), 0x3F, 0x44, // Host Data Receiving Strobe Delay Ctrl 1
 249         0x00, 0xFF, NB_HOST_REG(0x81), 0xFF, 0x44, // Host Data Receiving Strobe Delay Ctrl 2
 250         0x00, 0xFF, NB_HOST_REG(0x82), 0xFF, 0x00, // Output Delay of PAD for HDSTB
 251         0x00, 0xFF, NB_HOST_REG(0x83), 0xFF, 0x00, // Output Delay of PAD for HD
 252         0x00, 0xFF, NB_HOST_REG(0x84), 0xFF, 0x44, // Host Data / Strobe CKG Control (Group 0)
 253         0x00, 0xFF, NB_HOST_REG(0x85), 0xFF, 0x44, // Host Data / Strobe CKG Control (Group 1)
 254         0x00, 0xFF, NB_HOST_REG(0x86), 0xFF, 0x44, // Host Data / Strobe CKG Control (Group 2)
 255         0x00, 0xFF, NB_HOST_REG(0x87), 0xFF, 0x44, // Host Data / Strobe CKG Control (Group 3)
 256         */
 257
 258         // CPU Host Bus Control
 259         0x00, 0xFF, NB_HOST_REG(0x50), 0x1F, 0x08,      // Request phase ctrl: Dynamic Defer Snoop Stall Count = 8
 260         // 0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7F,   // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 261         0x00, 0xFF, NB_HOST_REG(0x51), 0xFF, 0x7C,      // CPU I/F Ctrl-1: Disable Fast DRDY and RAW
 262         0x00, 0xFF, NB_HOST_REG(0x52), 0xCB, 0xCB,      // CPU I/F Ctrl-2: Enable all for performance
 263         // 0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x88,   // Arbitration: Host/Master Occupancy timer = 8*4 HCLK
 264         0x00, 0xFF, NB_HOST_REG(0x53), 0xFF, 0x44,      // Arbitration: Host/Master Occupancy timer = 4*4 HCLK
 265         0x00, 0xFF, NB_HOST_REG(0x54), 0x1E, 0x1C,      // Misc Ctrl: Enable 8QW burst Mem Access
 266         // 0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x06,   // Miscellaneous Control 2
 267         0x00, 0xFF, NB_HOST_REG(0x55), 0x06, 0x04,      // Miscellaneous Control 2
 268         0x00, 0xFF, NB_HOST_REG(0x56), 0xF7, 0x63,      // Write Policy 1
 269         // 0x00, 0xFF, NB_HOST_REG(0x59), 0x3D, 0x01,   // CPU Miscellaneous Control 1, enable Lowest-Priority IPL
 270         // 0x00, 0xFF, NB_HOST_REG(0x5c), 0xFF, 0x00,   // CPU Miscellaneous Control 2
 271         0x00, 0xFF, NB_HOST_REG(0x5D), 0xFF, 0xA2,      // Write Policy
 272         0x00, 0xFF, NB_HOST_REG(0x5E), 0xFF, 0x88,      // Bandwidth Timer
 273         0x00, 0xFF, NB_HOST_REG(0x5F), 0x46, 0x46,      // CPU Misc Ctrl
 274         // 0x00, 0xFF, NB_HOST_REG(0x90), 0xFF, 0x0B,   // CPU Miscellaneous Control 3
 275         // 0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0B,   // CPU Miscellaneous Control 2
 276         0x00, 0xFF, NB_HOST_REG(0x96), 0x0B, 0x0A,      // CPU Miscellaneous Control 2
 277         0x00, 0xFF, NB_HOST_REG(0x98), 0xC1, 0x41,      // CPU Miscellaneous Control 3
 278         0x00, 0xFF, NB_HOST_REG(0x99), 0x0E, 0x06,      // CPU Miscellaneous Control 4
 279
 280         // Set APIC and SMRAM
 281         0x00, 0xFF, NB_HOST_REG(0x97), 0xFF, 0x00,      // APIC Related Control
 282         0x00, 0xFF, NB_DRAMC_REG(0x86), 0xD6, 0x29,     // SMM and APIC Decoding: enable APIC, MSI and SMRAM A-Seg
 283         0x00, 0xFF, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00  // End of the table
 284 };
 285
 286 #define USE_VCP     1           /* 0 means "use DVP". */
 287 #define USE_COM1    1
 288 #define USE_COM2    0
 289
 290 #define gCom1Base   0x3f8
 291 #define gCom2Base   0x2f8
 292
 293 void EmbedComInit(void)
 294 {
 295         u8 ByteVal;
 296         u16 ComBase;
 297
 298         /* Enable NB multiple function control. */
 299         ByteVal = pci_read_config8(PCI_DEV(0, 0, 0), 0x4f);
 300         ByteVal = ByteVal | 0x01;
 301         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, ByteVal);
 302
 303         /* VGA enable. */
 304         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA1);
 305         ByteVal = ByteVal | 0x80;
 306         pci_write_config8(PCI_DEV(0, 0, 3), 0xA1, ByteVal);
 307
 308         ByteVal = pci_read_config8(PCI_DEV(0, 0, 3), 0xA7);
 309         ByteVal = ByteVal | 0x08;
 310         pci_write_config8(PCI_DEV(0, 0, 3), 0xA7, ByteVal);
 311
 312         /* Enable P2P IO/mem. */
 313         ByteVal = pci_read_config8(PCI_DEV(0, 1, 0), 0x4);
 314         ByteVal = ByteVal | 0x07;
 315         pci_write_config8(PCI_DEV(0, 1, 0), 0x4, ByteVal);
 316
 317         /* Turn on graphic chip I/O port port access. */
 318         ByteVal = inb(0x3C3);
 319         ByteVal = ByteVal | 0x01;
 320         outb(ByteVal, 0x3C3);
 321
 322         /* Turn off graphic chip register protection. */
 323         outb(0x10, 0x3C4);
 324         ByteVal = inb(0x3C5);
 325         ByteVal = ByteVal | 0x01;
 326         outb(ByteVal, 0x3C5);
 327
 328         /* South module pad share enable 0x3C5.78[7]. */
 329         outb(0x78, 0x3C4);
 330         ByteVal = inb(0x3C5);
 331         ByteVal = ByteVal | 0x80;
 332         outb(ByteVal, 0x3C5);
 333
 334         /* Enable UART function multiplex with DVP or VCP pad D17F0Rx46[7,6]. */
 335         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0x46);
 336         if (USE_VCP == 1)
 337                 ByteVal = (ByteVal & 0x3F) | 0x40; /* Multiplex with VCP. */
 338         else
 339                 ByteVal = (ByteVal & 0x3F) | 0xC0; /* Multiplex with DVP. */
 340         pci_write_config8(PCI_DEV(0, 17, 0), 0x46, ByteVal);
 341
 342         /* Enable embedded COM1 and COM2 D17F0RxB0[5,4]. */
 343         ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xB0);
 344         ByteVal = ByteVal & 0xcf;
 345         /* Multiplex with VCP. */
 346         if (USE_COM1 == 1)
 347                 ByteVal = ByteVal | 0x10;
 348         if (USE_COM2 == 1)
 349                 ByteVal = ByteVal | 0x20;
 350         pci_write_config8(PCI_DEV(0, 17, 0), 0xB0, ByteVal);
 351
 352         if (USE_COM1 == 1)
 353                 ComBase = gCom1Base;
 354         else
 355                 ComBase = gCom2Base;
 356
 357 //noharddrive
 358
 359         /* Set embedded COM1 I/O base = 0x3E8 (D17F0RB4, ByteVal = 0xFD) */
 360         if (USE_COM1 == 1) {
 361                 ByteVal = (u8) ((gCom1Base >> 3) | 0x80);
 362                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB4, ByteVal);
 363                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 364                 ByteVal = (ByteVal & 0xf0) | 0x04;
 365                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 366         }
 367
 368         /* Set embedded COM2 I/O base = 0x2E8 (D17F0RB5, ByteVal = 0xDD). */
 369         if (USE_COM2 == 1) {
 370                 ByteVal = (u8) ((gCom2Base >> 3) | 0x80);
 371                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB5, ByteVal);
 372                 ByteVal = pci_read_config8(PCI_DEV(0, 17, 0), 0xb2);
 373                 ByteVal = (ByteVal & 0x0f) | 0x30;
 374                 pci_write_config8(PCI_DEV(0, 17, 0), 0xB2, ByteVal);
 375         }
 376         /* No port 80 biger then 0x10. */
 377
 378         /* Disable interrupt. */
 379         ByteVal = inb(ComBase + 3);
 380         outb(ByteVal & 0x7F, ComBase + 3);
 381         outb(0x00, ComBase + 1);
 382
 383         /* Set BAUD rate. */
 384         ByteVal = inb(ComBase + 3);
 385         outb(ByteVal | 0x80, ComBase + 3);
 386         outb(0x01, ComBase);
 387         outb(0x00, ComBase + 1);
 388
 389         /* Set frame format. */
 390         ByteVal = inb(ComBase + 3);
 391         outb(ByteVal & 0x3F, ComBase + 3);
 392         outb(0x03, ComBase + 3);
 393         outb(0x00, ComBase + 2);
 394         outb(0x00, ComBase + 4);
 395
 396         /* SOutput("Embedded COM output\n"); */
 397         /* while(1); */
 398 }
 399
 400 /* cache_as_ram.inc jumps to here. */
 401 void amd64_main(unsigned long bist)
 402 {
 403         unsigned cpu_reset = 0;
 404         u16 boot_mode;
 405         u8 rambits, Data8, Data;
 406         device_t device;
 407         /* device_t dev; */
 408
 409         /*
 410          * Enable multifunction for northbridge. These 4 lines (until
 411          * console_init()) are the same with epia-cn port.
 412          */
 413         pci_write_config8(PCI_DEV(0, 0, 0), 0x4f, 0x01);
 414         /* EmbedComInit(); */
 415         w83697hf_set_clksel_48(SERIAL_DEV);
 416         w83697hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 417         uart_init();
 418         /* enable_vx800_serial(); */
 419         /* uart_init(); */
 420
 421         /*
 422          * 1. D15F0
 423          * a) RxBAh = 71h
 424          * b) RxBBh = 05h
 425          * c) RxBEh = 71h
 426          * d) RxBFh = 05h
 427          *
 428          * 2. D17F0
 429          * a) RxA0h = 06h
 430          * b) RxA1h = 11h
 431          * c) RxA2h = 27h
 432          * d) RxA3h = 32h
 433          * e) Rx79h = 40h
 434          * f) Rx72h = 27h
 435          * g) Rx73h = 32h
 436         */
 437
 438         jason_tsc_count_car();
 439
 440         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBA,
 441                            PCI_DEVICE_ID_VIA_VX855_IDE);
 442         pci_write_config16(PCI_DEV(0, 0xf, 0), 0xBE,
 443                            PCI_DEVICE_ID_VIA_VX855_IDE);
 444         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA0, PCI_VENDOR_ID_VIA);
 445         pci_write_config16(PCI_DEV(0, 0x11, 0), 0xA2,
 446                            PCI_DEVICE_ID_VIA_VX855_LPC);
 447         Data8 = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x79);
 448         Data8 &= ~0x40;
 449         Data8 |= 0x40;
 450         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x79, Data8);
 451         pci_write_config16(PCI_DEV(0, 0x11, 0), 0x72,
 452                            PCI_DEVICE_ID_VIA_VX855_LPC);
 453
 454         /*
 455          * There are two function definitions of console_init(), while the
 456          * src/arch/i386/lib is the right one.
 457          */
 458         console_init();
 459
 460         /* Decide if this is a s3 wakeup or a normal boot. */
 461         boot_mode = acpi_is_wakeup_early_via_vx800();
 462
 463         /*
 464          * 2008-11-27 Add this, to transfer "cpu restart" to "cold boot".
 465          * When this boot is not a S3 resume, and PCI registers had been
 466          * written, then this must be a CPU restart (result of OS reboot cmd),
 467          * so we need a real "cold boot".
 468          */
 469         jason_tsc_count_car();
 470         if ((boot_mode != 3)
 471             && (pci_read_config8(PCI_DEV(0, 0, 3), 0x80) != 0)) {
 472                 outb(6, 0xcf9);
 473         }
 474
 475         /* x86 cold boot I/O cmd. */
 476         /* These 2 lines are the same with epia-cn port. */
 477         enable_smbus();
 478         jason_tsc_count_car();
 479
 480         /* This fix does help vx800!, but vx855 doesn't need this. */
 481         /* smbus_fixup(&ctrl); */
 482
 483         if (bist == 0) {
 484                 /*
 485                  * CAR needs MTRR until memory is ok, so disable this
 486                  * early_mtrr_init() call.
 487                  */
 488 #if 0
 489                  print_debug("doing early_mtrr\r\n");
 490                  early_mtrr_init();
 491 #endif
 492         }
 493
 494         /* Halt if there was a built-in self test failure. */
 495         report_bist_failure(bist);
 496
 497         print_debug("Enabling mainboard devices\r\n");
 498         enable_mainboard_devices();
 499
 500         /*
 501          * Get NB chip revision from D0F4RxF6, revision will be used in
 502          * via_pci_inittable.
 503          */
 504         device = PCI_DEV(0, 0, 4);
 505         Data = pci_read_config8(device, 0xf6);
 506         print_debug("NB chip revision =");
 507         print_debug_hex8(Data);
 508         print_debug("\r\n");
 509
 510         /* Make NB ready before DRAM init. */
 511         via_pci_inittable(Data, mNbStage1InitTbl);
 512
 513         /*
 514          * When resume from s3, DRAM init is skipped, so need to recovery
 515          * any PCI register related to DRAM init. d0f3 didn't lose its power
 516          * during whole s3 time, so any register not belonging to d0f3 needs
 517          * to be recovered.
 518          */
 519 #if 1
 520         if (boot_mode == 3) {
 521                 u8 i;
 522                 u8 ramregs[] = { 0x43, 0x42, 0x41, 0x40 };
 523                 DRAM_SYS_ATTR DramAttr;
 524
 525                 print_debug("This is an S3 wakeup\r\n");
 526
 527                 memset(&DramAttr, 0, sizeof(DRAM_SYS_ATTR));
 528                 /*
 529                  * Step 1: DRAM detection; DDR1 or DDR2; Get SPD Data;
 530                  * Rank Presence; 64 or 128bit; Unbuffered or registered;
 531                  * 1T or 2T.
 532                  */
 533                 DRAMDetect(&DramAttr);
 534
 535                 /*
 536                  * Begin to get RAM size, 43,42 41 40 contains the end
 537                  * address of last rank in DDR2 slot.
 538                  */
 539                 device = PCI_DEV(0, 0, 3);
 540                 for (rambits = 0, i = 0; i < ARRAY_SIZE(ramregs); i++) {
 541                         rambits = pci_read_config8(device, ramregs[i]);
 542                         if (rambits != 0)
 543                                 break;
 544                 }
 545
 546                 DRAMDRDYSetting(&DramAttr);
 547
 548                 Data = 0x80;    /* This value is same with DevInit.c. */
 549                 pci_write_config8(PCI_DEV(0, 0, 4), 0xa3, Data);
 550                 pci_write_config8(PCI_DEV(0, 17, 7), 0x60, rambits << 2);
 551                 Data = pci_read_config8(MEMCTRL, 0x88);
 552                 pci_write_config8(PCI_DEV(0, 17, 7), 0xE5, Data);
 553
 554                 /* Just copy this function from draminit to here! */
 555                 DRAMRegFinalValue(&DramAttr);
 556
 557                 /* Just copy this function from draminit to here! */
 558                 SetUMARam();
 559
 560                 print_debug("Resume from S3, RAM init was ignored\r\n");
 561         } else {
 562                 ddr2_ram_setup();
 563                 ram_check(0, 640 * 1024);
 564         }
 565 #endif
 566
 567         /* ddr2_ram_setup(); */
 568         /* This line is the same with cx700 port. */
 569         enable_shadow_ram();
 570
 571         jason_tsc_count_car();
 572
 573         /*
 574          * For coreboot most time of S3 resume is the same as normal boot,
 575          * so some memory area under 1M become dirty, so before this happen,
 576          * I need to backup the content of mem to top-mem.
 577          *
 578          * I will reserve the 1M top-men in LBIO table in coreboot_table.c
 579          * and recovery the content of 1M-mem in wakeup.c.
 580          */
 581 #if PAYLOAD_IS_SEABIOS == 1
 582         if (boot_mode == 3) {
 583                 /* An idea of Libo.Feng at amd.com in http://www.coreboot.org/pipermail/coreboot/2008-December/043111.html
 584                  *
 585                  * I want move the 1M data, I have to set some MTRRs myself.
 586                  * Setting MTRR before back memory save s3 resume time about
 587                  * 0.14 seconds.
 588                  *
 589                  * !!! Since CAR stack uses cache, and we are using cache
 590                  * here, we must be careful:
 591                  *
 592                  * 1. during this MTRR code, must no function call (after
 593                  *    this MTRR, I think it should be OK to use function).
 594                  * 2. Before stack switch, no use variable that have value
 595                  *    set before this.
 596                  * 3. Due to 2, take care of "cpu_reset", I directlly set it
 597                  *    to ZERO.
 598                  */
 599                 u32 memtop = *(u32 *) WAKE_MEM_INFO;
 600                 u32 memtop1 = *(u32 *) WAKE_MEM_INFO - 0x100000;
 601                 u32 memtop2 = *(u32 *) WAKE_MEM_INFO - 0x200000;
 602                 u32 memtop3 = *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000;
 603                 u32 memtop4 =
 604                     *(u32 *) WAKE_MEM_INFO - 64 * 1024 - 0x100000 + 0xe0000;
 605 #if 0
 606                 __asm__ volatile (
 607                         "movl $0x204, %%ecx\n\t"
 608                         "xorl %%edx, %%edx\n\t"
 609                         "movl %0,%%eax\n\t"
 610                         "orl $(0 | 6), %%eax\n\t"
 611                         "wrmsr\n\t"
 612
 613                         "movl $0x205, %%ecx\n\t"
 614                         "xorl %%edx, %%edx\n\t"
 615                         "movl $0x100000,%%eax\n\t"
 616                         "decl %%eax\n\t"
 617                         "notl %%eax\n\t"
 618                         "orl $(0 | 0x800), %%eax\n\t"
 619                         "wrmsr\n\t"
 620                         ::"g"(memtop2)
 621                 );
 622
 623                 __asm__ volatile (
 624                         "movl $0x206, %%ecx\n\t"
 625                         "xorl %%edx, %%edx\n\t"
 626                         "movl %0,%%eax\n\t"
 627                         "orl $(0 | 6), %%eax\n\t"
 628                         "wrmsr\n\t"
 629
 630                         "movl $0x207, %%ecx\n\t"
 631                         "xorl %%edx, %%edx\n\t"
 632                         "movl $0x100000,%%eax\n\t"
 633                         "decl %%eax\n\t"
 634                         "notl %%eax\n\t"
 635                         "orl $(0 | 0x800), %%eax\n\t"
 636                         "wrmsr\n\t"
 637                         ::"g"(memtop1)
 638                 );
 639
 640                 __asm__ volatile (
 641                         "movl $0x208, %ecx\n\t"
 642                         "xorl %edx, %edx\n\t"
 643                         "movl $0,%eax\n\t"
 644                         "orl $(0 | 6), %eax\n\t"
 645                         "wrmsr\n\t"
 646
 647                         "movl $0x209, %ecx\n\t"
 648                         "xorl %edx, %edx\n\t"
 649                         "movl $0x100000,%eax\n\t"
 650                         "decl %eax\n\t"
 651                         "notl %eax\n\t"
 652                         "orl $(0 | 0x800), %eax\n\t"
 653                         "wrmsr\n\t"
 654                 );
 655 #endif
 656
 657                 /*
 658                  * WAKE_MEM_INFO is inited in get_set_top_available_mem()
 659                  * in tables.c these two memcpy() not not be enabled if set
 660                  * the MTRR around this two lines.
 661                  */
 662 #if 0
 663                 __asm__ volatile (
 664                         "movl $0, %%esi\n\t"
 665                         "movl %0, %%edi\n\t"
 666                         "movl $0xa0000, %%ecx\n\t"
 667                         "shrl $2, %%ecx\n\t"
 668                         "rep movsd\n\t"
 669                         ::"g"(memtop3)
 670                 );
 671
 672                 __asm__ volatile (
 673                         "movl $0xe0000, %%esi\n\t"
 674                         "movl %0, %%edi\n\t"
 675                         "movl $0x20000, %%ecx\n\t"
 676                         "shrl $2, %%ecx\n\t"
 677                         "rep movsd\n\t"
 678                         ::"g"(memtop4)
 679                 );
 680 #endif
 681                 /* This can have function call, because no variable used before this. */
 682                 print_debug("Copy memory to high memory to protect s3 wakeup vector code \r\n");
 683                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 684                                  0x100000), (unsigned char *)0, 0xa0000);
 685                 memcpy((unsigned char *)((*(u32 *) WAKE_MEM_INFO) - 64 * 1024 -
 686                  0x100000 + 0xe0000), (unsigned char *)0xe0000, 0x20000);
 687
 688                 /* Restore the MTRR previously modified. */
 689 #if 0
 690                 __asm__ volatile (
 691                         "wbinvd\n\t"
 692                         "xorl %edx, %edx\n\t"
 693                         "xorl %eax, %eax\n\t"
 694                         "movl $0x204, %ecx\n\t"
 695                         "wrmsr\n\t"
 696                         "movl $0x205, %ecx\n\t"
 697                         "wrmsr\n\t"
 698                         "movl $0x206, %ecx\n\t"
 699                         "wrmsr\n\t"
 700                         "movl $0x207, %ecx\n\t"
 701                         "wrmsr\n\t"
 702                         "movl $0x208, %ecx\n\t"
 703                         "wrmsr\n\t"
 704                         "movl $0x209, %ecx\n\t"
 705                         "wrmsr\n\t"
 706                 );
 707 #endif
 708         }
 709
 710 #endif
 711
 712 /*
 713  * The following code is copied from tyan\s2735\cache_as_ram_auto.c.
 714  * Only the code around CLEAR_FIRST_1M_RAM is changed. Removed all the code
 715  * around CLEAR_FIRST_1M_RAM and #include "cpu/x86/car/cache_as_ram_post.c".
 716  * The CLEAR_FIRST_1M_RAM seems to make cpu/x86/car/cache_as_ram_post.c stop
 717  * at somewhere, and cpu/x86/car/cache_as_ram_post.c do not cache my
 718  * $CONFIG_XIP_ROM_BASE+SIZE area.
 719  *
 720  * Use #include "cpu/via/car/cache_as_ram_post.c". This version post.c have
 721  * some diff with x86-version.
 722  */
 723 #if 1
 724         {
 725                 /*
 726                  * Check value of esp to verify if we have enough ROM for
 727                  * stack in Cache as RAM.
 728                  */
 729                 unsigned v_esp;
 730                 __asm__ volatile ("movl %%esp, %0\n\t":"=a" (v_esp));
 731 #if CONFIG_USE_INIT
 732                 printk_debug("v_esp=%08x\r\n", v_esp);
 733 #else
 734                 print_debug("v_esp=");
 735                 print_debug_hex32(v_esp);
 736                 print_debug("\r\n");
 737 #endif
 738         }
 739 #endif
 740
 741 #if 1
 742 cpu_reset_x:
 743
 744         /* It seems that cpu_reset is not used before this, so I just reset
 745          * it, (this is because the s3 resume, setting in MTRR and copy data
 746          * may destroy stack.
 747          */
 748         cpu_reset = 0;
 749
 750 #if CONFIG_USE_INIT
 751         printk_debug("cpu_reset = %08x\r\n", cpu_reset);
 752 #else
 753         print_debug("cpu_reset = ");
 754         print_debug_hex32(cpu_reset);
 755         print_debug("\r\n");
 756 #endif
 757
 758         if (cpu_reset == 0)
 759                 print_debug("Clearing initial memory region: ");
 760         print_debug("No cache as ram now - ");
 761
 762         /* Store cpu_reset to ebx. */
 763         __asm__ volatile ("movl %0, %%ebx\n\t"::"a" (cpu_reset));
 764
 765         /*
 766          * Cancel these lines, CLEAR_FIRST_1M_RAM cause the
 767          * cpu/x86/car/cache_as_ram_post.c stop at somewhere.
 768          */
 769 #if 0
 770         if (cpu_reset == 0) {
 771 #define CLEAR_FIRST_1M_RAM 1
 772 #include "cpu/via/car/cache_as_ram_post.c"
 773         } else {
 774 #undef CLEAR_FIRST_1M_RAM
 775 #include "cpu/via/car/cache_as_ram_post.c"
 776         }
 777 #endif
 778
 779 #include "cpu/via/car/cache_as_ram_post.c"
 780 /* #include "cpu/x86/car/cache_as_ram_post.c" */
 781         __asm__ volatile (
 782                 /* Set new esp *//* before CONFIG_RAMBASE */
 783                 "subl %0, %%ebp\n\t"
 784                 "subl %0, %%esp\n\t"::
 785                 "a" ((CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE) - CONFIG_RAMBASE)
 786         );
 787
 788         {
 789                 unsigned new_cpu_reset;
 790
 791                 /* Get back cpu_reset from ebx. */
 792                 __asm__ volatile ("movl %%ebx, %0\n\t":"=a" (new_cpu_reset));
 793
 794                 /* We can't go back anymore, we lost old stack data in CAR. */
 795                 if (new_cpu_reset == 0)
 796                         print_debug("Use Ram as Stack now - done\r\n");
 797                 else
 798                         print_debug("Use Ram as Stack now - \r\n");
 799
 800 #if CONFIG_USE_INIT
 801                 printk_debug("new_cpu_reset = %08x\r\n", new_cpu_reset);
 802 #else
 803                 print_debug("new_cpu_reset = ");
 804                 print_debug_hex32(new_cpu_reset);
 805                 print_debug("\r\n");
 806 #endif
 807
 808                 jason_tsc_count_car();
 809                 /* Copy and execute coreboot_ram. */
 810                 copy_and_run(new_cpu_reset);
 811                 /* We will not return. */
 812         }
 813 #endif
 814
 815         print_debug("should not be here -\r\n");
 816 }