src/mainboard/via/epia-m/Config.lb

   1 ## CONFIG_XIP_ROM_SIZE must be a power of 2.
   2 default CONFIG_XIP_ROM_SIZE = 128 * 1024
   3 include /config/nofailovercalculation.lb
   4 default CONFIG_XIP_ROM_BASE = 0xffffffff - CONFIG_XIP_ROM_SIZE + 1
   5
   6 ##
   7 ## Set all of the defaults for an x86 architecture
   8 ##
   9
  10 arch i386 end
  11
  12 ##
  13 ## Build the objects we have code for in this directory.
  14 ##
  15
  16 driver mainboard.o
  17 if CONFIG_GENERATE_PIRQ_TABLE object irq_tables.o end
  18 #object reset.o
  19 object vgabios.o
  20
  21 if CONFIG_GENERATE_ACPI_TABLES
  22         object fadt.o
  23         object dsdt.o
  24         object acpi_tables.o
  25 end
  26
  27 ##
  28 ## Romcc output
  29 ##
  30 makerule ./failover.E
  31         depends "$(CONFIG_MAINBOARD)/failover.c ../romcc"
  32         action "../romcc -E -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(CONFIG_MAINBOARD)/failover.c -o $@"
  33 end
  34
  35 makerule ./failover.inc
  36         depends "$(CONFIG_MAINBOARD)/failover.c ../romcc"
  37         action "../romcc    -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(CONFIG_MAINBOARD)/failover.c -o $@"
  38 end
  39
  40 makerule ./auto.E
  41         depends "$(CONFIG_MAINBOARD)/auto.c option_table.h ../romcc"
  42         action  "../romcc -E -mcpu=c3 -O -I$(TOP)/src -I. $(CPPFLAGS) $(CONFIG_MAINBOARD)/auto.c -o $@"
  43 end
  44 makerule ./auto.inc
  45         depends "$(CONFIG_MAINBOARD)/auto.c option_table.h ../romcc"
  46         action  "../romcc    -mcpu=c3 -O -I$(TOP)/src -I. $(CPPFLAGS) $(CONFIG_MAINBOARD)/auto.c -o $@"
  47 end
  48
  49 ##
  50 ## Build our 16 bit and 32 bit coreboot entry code
  51 ##
  52 mainboardinit cpu/x86/16bit/entry16.inc
  53 mainboardinit cpu/x86/32bit/entry32.inc
  54 ldscript /cpu/x86/16bit/entry16.lds
  55 ldscript /cpu/x86/32bit/entry32.lds
  56
  57 ##
  58 ## Build our reset vector (This is where coreboot is entered)
  59 ##
  60 if CONFIG_USE_FALLBACK_IMAGE
  61         mainboardinit cpu/x86/16bit/reset16.inc
  62         ldscript /cpu/x86/16bit/reset16.lds
  63 else
  64         mainboardinit cpu/x86/32bit/reset32.inc
  65         ldscript /cpu/x86/32bit/reset32.lds
  66 end
  67
  68 ### Should this be in the northbridge code?
  69 mainboardinit arch/i386/lib/cpu_reset.inc
  70
  71 ##
  72 ## Include an id string (For safe flashing)
  73 ##
  74 mainboardinit arch/i386/lib/id.inc
  75 ldscript /arch/i386/lib/id.lds
  76
  77 ###
  78 ### This is the early phase of coreboot startup
  79 ### Things are delicate and we test to see if we should
  80 ### failover to another image.
  81 ###
  82 if CONFIG_USE_FALLBACK_IMAGE
  83         ldscript /arch/i386/lib/failover.lds
  84         mainboardinit ./failover.inc
  85 end
  86
  87 ###
  88 ### O.k. We aren't just an intermediary anymore!
  89 ###
  90
  91 ##
  92 ## Setup RAM
  93 ##
  94 mainboardinit cpu/x86/fpu_enable.inc
  95 mainboardinit ./auto.inc
  96 mainboardinit cpu/x86/mmx_disable.inc
  97
  98 ##
  99 ## Include the secondary Configuration files
 100 ##
 101 dir /pc80
 102 config chip.h
 103
 104 chip northbridge/via/vt8623
 105
 106         device apic_cluster 0 on
 107                 chip cpu/via/model_c3
 108                         device apic 0 on  end
 109                 end
 110         end
 111
 112         device pci_domain 0 on
 113                 chip southbridge/via/vt8235
 114
 115                         device pci 10.0 on end # USB 1.1
 116                         device pci 10.1 on end # USB 1.1
 117                         device pci 10.2 on end # USB 1.1
 118                         device pci 10.3 on end # USB 2
 119
 120                         device pci 11.0 on      # Southbridge
 121                                 chip superio/via/vt1211
 122                                         device pnp 2e.0 on      # Floppy
 123                                                 io 0x60 = 0x3f0
 124                                                 irq 0x70 = 6
 125                                                 drq 0x74 = 2
 126                                         end
 127                                         device pnp 2e.1 on      # Parallel Port
 128                                                 io 0x60 = 0x378
 129                                                 irq 0x70 = 7
 130                                                 drq 0x74 = 3
 131                                         end
 132                                         device pnp 2e.2 on      # COM1
 133                                                 io 0x60 = 0x3f8
 134                                                 irq 0x70 = 4
 135                                         end
 136                                         device pnp 2e.3 on      # COM2
 137                                                 io 0x60 = 0x2f8
 138                                                 irq 0x70 = 3
 139                                         end
 140                                         device pnp 2e.b on      # HWM
 141                                                 io 0x60 = 0xec00
 142                                         end
 143
 144                                 end
 145                         end
 146
 147                         device pci 11.1 on  end # IDE
 148                         # 2-4 non existant?
 149                         device pci 11.5 on  end # AC97 Audio
 150                         device pci 11.6 off end # AC97 Modem
 151                         device pci 12.0 on end  # Ethernet
 152                 end
 153 #               This is on the EPIA MII, not the M.
 154                 chip southbridge/ricoh/rl5c476
 155                         register "enable_cf" = "1"
 156                         device pci 0a.0 on end
 157                         device pci 0a.1 on end
 158                 end
 159         end
 160 end