src/mainboard/tyan/s2912_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define FAM10_SCAN_PCI_BUS 0
  23 #define FAM10_ALLOCATE_IO_RANGE 1
  24
  25 #include <stdint.h>
  26 #include <string.h>
  27 #include <device/pci_def.h>
  28 #include <device/pci_ids.h>
  29 #include <arch/io.h>
  30 #include <device/pnp_def.h>
  31 #include <arch/romcc_io.h>
  32 #include <cpu/x86/lapic.h>
  33 #include <console/console.h>
  34 #include <lib.h>
  35 #include <spd.h>
  36 #include <cpu/amd/model_10xxx_rev.h>
  37 #include "southbridge/nvidia/mcp55/early_smbus.c"
  38 #include "northbridge/amd/amdfam10/raminit.h"
  39 #include "northbridge/amd/amdfam10/amdfam10.h"
  40 #include "cpu/amd/model_10xxx/apic_timer.c"
  41 #include "lib/delay.c"
  42 #include "cpu/x86/lapic/boot_cpu.c"
  43 #include "northbridge/amd/amdfam10/reset_test.c"
  44 #include "superio/winbond/w83627hf/early_serial.c"
  45 #include "superio/winbond/w83627hf/early_init.c"
  46 #include "cpu/x86/bist.h"
  47 #include "northbridge/amd/amdfam10/debug.c"
  48 #include "cpu/x86/mtrr/earlymtrr.c"
  49 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  50 #include "southbridge/nvidia/mcp55/early_ctrl.c"
  51
  52 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  53
  54 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  55
  56 static inline int spd_read_byte(unsigned device, unsigned address)
  57 {
  58         return smbus_read_byte(device, address);
  59 }
  60
  61 #include "northbridge/amd/amdfam10/amdfam10.h"
  62 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  63 #include "northbridge/amd/amdfam10/pci.c"
  64 #include "resourcemap.c"
  65 #include "cpu/amd/quadcore/quadcore.c"
  66
  67 #define MCP55_MB_SETUP \
  68         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  69         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
  70         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
  71         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
  72         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  73         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  74
  75 #include "southbridge/nvidia/mcp55/early_setup_ss.h"
  76 #include "southbridge/nvidia/mcp55/early_setup_car.c"
  77 #include "cpu/amd/car/post_cache_as_ram.c"
  78 #include "cpu/amd/microcode/microcode.c"
  79
  80 #if CONFIG_UPDATE_CPU_MICROCODE
  81 #include "cpu/amd/model_10xxx/update_microcode.c"
  82 #endif
  83
  84 #include "cpu/amd/model_10xxx/init_cpus.c"
  85 #include "northbridge/amd/amdfam10/early_ht.c"
  86
  87 static void sio_setup(void)
  88 {
  89         uint32_t dword;
  90         uint8_t byte;
  91
  92         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
  93         byte |= 0x20;
  94         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
  95
  96         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
  97         /*serial 0 */
  98         dword |= (1<<0);
  99         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 100
 101         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 102         dword |= (1<<16);
 103         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 104 }
 105
 106 static const u8 spd_addr[] = {
 107         //first node
 108         RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0,
 109 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 110         //second node
 111         RC00, DIMM4, DIMM6, 0, 0, DIMM5, DIMM7, 0, 0,
 112 #endif
 113 };
 114
 115 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 116 {
 117         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 118
 119         u32 bsp_apicid = 0, val, wants_reset;
 120         msr_t msr;
 121
 122         if (!cpu_init_detectedx && boot_cpu()) {
 123                 /* Nothing special needs to be done to find bus 0 */
 124                 /* Allow the HT devices to be found */
 125                 set_bsp_node_CHtExtNodeCfgEn();
 126                 enumerate_ht_chain();
 127                 sio_setup();
 128         }
 129
 130         post_code(0x30);
 131
 132         if (bist == 0)
 133                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 134
 135         post_code(0x32);
 136
 137         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 138         console_init();
 139
 140         /* Halt if there was a built in self test failure */
 141         report_bist_failure(bist);
 142
 143         val = cpuid_eax(1);
 144         printk(BIOS_DEBUG, "BSP Family_Model: %08x\n", val);
 145         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 146         printk(BIOS_DEBUG, "bsp_apicid = %02x\n", bsp_apicid);
 147         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx\n", cpu_init_detectedx);
 148
 149         /* Setup sysinfo defaults */
 150         set_sysinfo_in_ram(0);
 151
 152 #if CONFIG_UPDATE_CPU_MICROCODE
 153         update_microcode(val);
 154 #endif
 155         post_code(0x33);
 156
 157         cpuSetAMDMSR();
 158         post_code(0x34);
 159
 160         amd_ht_init(sysinfo);
 161         post_code(0x35);
 162
 163         /* Setup nodes PCI space and start core 0 AP init. */
 164         finalize_node_setup(sysinfo);
 165
 166         /* Setup any mainboard PCI settings etc. */
 167         setup_mb_resource_map();
 168         post_code(0x36);
 169
 170         /* wait for all the APs core0 started by finalize_node_setup. */
 171         /* FIXME: A bunch of cores are going to start output to serial at once.
 172          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 173          * I think it could be done by putting the spinlock flag in the cache
 174          * of the BSP located right after sysinfo.
 175          */
 176         wait_all_core0_started();
 177
 178 #if CONFIG_LOGICAL_CPUS==1
 179         /* Core0 on each node is configured. Now setup any additional cores. */
 180         printk(BIOS_DEBUG, "start_other_cores()\n");
 181         start_other_cores();
 182         post_code(0x37);
 183         wait_all_other_cores_started(bsp_apicid);
 184 #endif
 185
 186         post_code(0x38);
 187
 188 #if CONFIG_SET_FIDVID
 189         msr = rdmsr(0xc0010071);
 190         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 191
 192         /* FIXME: The sb fid change may survive the warm reset and only
 193          * need to be done once.*/
 194         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 195
 196         post_code(0x39);
 197
 198         if (!warm_reset_detect(0)) {                    // BSP is node 0
 199                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 200         } else {
 201                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 202         }
 203
 204         post_code(0x3A);
 205
 206         /* show final fid and vid */
 207         msr=rdmsr(0xc0010071);
 208         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 209 #endif
 210
 211         init_timer(); // Need to use TMICT to synconize FID/VID
 212
 213         wants_reset = mcp55_early_setup_x();
 214
 215         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 216         if (!warm_reset_detect(0)) {
 217                 print_info("...WARM RESET...\n\n\n");
 218                 soft_reset();
 219                 die("After soft_reset_x - shouldn't see this message!!!\n");
 220         }
 221
 222         if (wants_reset)
 223                 printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 224
 225         post_code(0x3B);
 226
 227         /* It's the time to set ctrl in sysinfo now; */
 228         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 229         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 230         post_code(0x3D);
 231
 232         printk(BIOS_DEBUG, "enable_smbus()\n");
 233         enable_smbus();
 234
 235         post_code(0x40);
 236
 237         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 238         raminit_amdmct(sysinfo);
 239         post_code(0x41);
 240
 241         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 242         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 243         post_code(0x43);        // Should never see this post code.
 244 }
 245
 246 /**
 247  * BOOL AMD_CB_ManualBUIDSwapList(u8 Node, u8 Link, u8 **List)
 248  * Description:
 249  *      This routine is called every time a non-coherent chain is processed.
 250  *      BUID assignment may be controlled explicitly on a non-coherent chain. Provide a
 251  *      swap list. The first part of the list controls the BUID assignment and the
 252  *      second part of the list provides the device to device linking.  Device orientation
 253  *      can be detected automatically, or explicitly.  See documentation for more details.
 254  *
 255  *      Automatic non-coherent init assigns BUIDs starting at 1 and incrementing sequentially
 256  *      based on each device's unit count.
 257  *
 258  * Parameters:
 259  *      @param[in]  u8  node    = The node on which this chain is located
 260  *      @param[in]  u8  link    = The link on the host for this chain
 261  *      @param[out] u8** list   = supply a pointer to a list
 262  *      @param[out] BOOL result = true to use a manual list
 263  *                                false to initialize the link automatically
 264  */
 265 BOOL AMD_CB_ManualBUIDSwapList (u8 node, u8 link, const u8 **List)
 266 {
 267         static const u8 swaplist[] = { 0xFF, CONFIG_HT_CHAIN_UNITID_BASE, CONFIG_HT_CHAIN_END_UNITID_BASE, 0xFF };
 268         /* If the BUID was adjusted in early_ht we need to do the manual override */
 269         if ((CONFIG_HT_CHAIN_UNITID_BASE != 0) && (CONFIG_HT_CHAIN_END_UNITID_BASE != 0)) {
 270                 printk(BIOS_DEBUG, "AMD_CB_ManualBUIDSwapList()\n");
 271                 if ((node == 0) && (link == 0)) {       /* BSP SB link */
 272                         *List = swaplist;
 273                         return 1;
 274                 }
 275         }
 276
 277         return 0;
 278 }