src/mainboard/tyan/s2912_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define FAM10_SCAN_PCI_BUS 0
  23 #define FAM10_ALLOCATE_IO_RANGE 1
  24
  25 #include <stdint.h>
  26 #include <string.h>
  27 #include <device/pci_def.h>
  28 #include <device/pci_ids.h>
  29 #include <arch/io.h>
  30 #include <device/pnp_def.h>
  31 #include <arch/romcc_io.h>
  32 #include <cpu/x86/lapic.h>
  33 #include <console/console.h>
  34 #include <usbdebug.h>
  35 #include <lib.h>
  36 #include <spd.h>
  37
  38 #include <cpu/amd/model_10xxx_rev.h>
  39
  40 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  41 #include "northbridge/amd/amdfam10/raminit.h"
  42 #include "northbridge/amd/amdfam10/amdfam10.h"
  43
  44 #include "cpu/amd/model_10xxx/apic_timer.c"
  45 #include "lib/delay.c"
  46 #include "cpu/x86/lapic/boot_cpu.c"
  47 #include "northbridge/amd/amdfam10/reset_test.c"
  48 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  49 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  50
  51 #include "cpu/x86/bist.h"
  52
  53 #include "northbridge/amd/amdfam10/debug.c"
  54
  55 #include "cpu/x86/mtrr/earlymtrr.c"
  56
  57 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  58
  59 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  60
  61 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  62
  63 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  64 {
  65         /* nothing to do */
  66 }
  67
  68 static inline int spd_read_byte(unsigned device, unsigned address)
  69 {
  70         return smbus_read_byte(device, address);
  71 }
  72
  73 #include "northbridge/amd/amdfam10/amdfam10.h"
  74
  75 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  76 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  77
  78 #include "resourcemap.c"
  79
  80 #include "cpu/amd/quadcore/quadcore.c"
  81
  82 #define MCP55_PCI_E_X_0 1
  83
  84 #define MCP55_MB_SETUP \
  85         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  86         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
  87         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
  88         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
  89         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  90         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  91
  92 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
  93 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
  94
  95 #include "cpu/amd/car/post_cache_as_ram.c"
  96
  97 #include "cpu/amd/microcode/microcode.c"
  98 #include "cpu/amd/model_10xxx/update_microcode.c"
  99 #include "cpu/amd/model_10xxx/init_cpus.c"
 100
 101
 102 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 103 #include "northbridge/amd/amdfam10/early_ht.c"
 104
 105 static void sio_setup(void)
 106 {
 107         uint32_t dword;
 108         uint8_t byte;
 109
 110         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 111         byte |= 0x20;
 112         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 113
 114         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 115         /*serial 0 */
 116         dword |= (1<<0);
 117         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 118
 119         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 120         dword |= (1<<16);
 121         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 122 }
 123
 124 static const u8 spd_addr[] = {
 125         //first node
 126         RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0,
 127 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 128         //second node
 129         RC00, DIMM4, DIMM6, 0, 0, DIMM5, DIMM7, 0, 0,
 130 #endif
 131
 132 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 133 {
 134         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 135
 136         u32 bsp_apicid = 0;
 137         u32 val;
 138         u32 wants_reset;
 139         msr_t msr;
 140
 141         if (!cpu_init_detectedx && boot_cpu()) {
 142                 /* Nothing special needs to be done to find bus 0 */
 143                 /* Allow the HT devices to be found */
 144
 145                 set_bsp_node_CHtExtNodeCfgEn();
 146                 enumerate_ht_chain();
 147
 148                 sio_setup();
 149
 150                 /* Setup the mcp55 */
 151                 mcp55_enable_rom();
 152         }
 153
 154         post_code(0x30);
 155
 156         if (bist == 0) {
 157                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 158         }
 159
 160         post_code(0x32);
 161
 162         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 163         uart_init();
 164         console_init();
 165         printk(BIOS_DEBUG, "\n");
 166
 167         /* Halt if there was a built in self test failure */
 168         report_bist_failure(bist);
 169
 170 #if CONFIG_USBDEBUG
 171         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 172         early_usbdebug_init();
 173 #endif
 174
 175         val = cpuid_eax(1);
 176         printk(BIOS_DEBUG, "BSP Family_Model: %08x\n", val);
 177         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 178         printk(BIOS_DEBUG, "bsp_apicid = %02x\n", bsp_apicid);
 179         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx\n", cpu_init_detectedx);
 180
 181         /* Setup sysinfo defaults */
 182         set_sysinfo_in_ram(0);
 183
 184         update_microcode(val);
 185         post_code(0x33);
 186
 187         cpuSetAMDMSR();
 188         post_code(0x34);
 189
 190         amd_ht_init(sysinfo);
 191         post_code(0x35);
 192
 193         /* Setup nodes PCI space and start core 0 AP init. */
 194         finalize_node_setup(sysinfo);
 195
 196         /* Setup any mainboard PCI settings etc. */
 197         setup_mb_resource_map();
 198         post_code(0x36);
 199
 200         /* wait for all the APs core0 started by finalize_node_setup. */
 201         /* FIXME: A bunch of cores are going to start output to serial at once.
 202          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 203          * I think it could be done by putting the spinlock flag in the cache
 204          * of the BSP located right after sysinfo.
 205          */
 206         wait_all_core0_started();
 207
 208 #if CONFIG_LOGICAL_CPUS==1
 209         /* Core0 on each node is configured. Now setup any additional cores. */
 210         printk(BIOS_DEBUG, "start_other_cores()\n");
 211         start_other_cores();
 212         post_code(0x37);
 213         wait_all_other_cores_started(bsp_apicid);
 214 #endif
 215
 216         post_code(0x38);
 217
 218 #if CONFIG_SET_FIDVID
 219         msr = rdmsr(0xc0010071);
 220         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 221
 222         /* FIXME: The sb fid change may survive the warm reset and only
 223          * need to be done once.*/
 224         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 225
 226         post_code(0x39);
 227
 228         if (!warm_reset_detect(0)) {                    // BSP is node 0
 229                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 230         } else {
 231                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 232         }
 233
 234         post_code(0x3A);
 235
 236         /* show final fid and vid */
 237         msr=rdmsr(0xc0010071);
 238         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 239 #endif
 240
 241         init_timer(); // Need to use TMICT to synconize FID/VID
 242
 243         wants_reset = mcp55_early_setup_x();
 244
 245         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 246         if (!warm_reset_detect(0)) {
 247                 print_info("...WARM RESET...\n\n\n");
 248                 soft_reset();
 249                 die("After soft_reset_x - shouldn't see this message!!!\n");
 250         }
 251
 252         if (wants_reset)
 253                 printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 254
 255         post_code(0x3B);
 256
 257         /* It's the time to set ctrl in sysinfo now; */
 258         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 259         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 260         post_code(0x3D);
 261
 262         printk(BIOS_DEBUG, "enable_smbus()\n");
 263         enable_smbus();
 264
 265         post_code(0x40);
 266
 267         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 268         raminit_amdmct(sysinfo);
 269         post_code(0x41);
 270
 271         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 272         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 273         post_code(0x43);        // Should never see this post code.
 274 }
 275