src/mainboard/tyan/s2912_fam10/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2007 AMD
   5 ## Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6 ##
   7 ## This program is free software; you can redistribute it and/or modify
   8 ## it under the terms of the GNU General Public License as published by
   9 ## the Free Software Foundation; either version 2 of the License, or
  10 ## (at your option) any later version.
  11 ##
  12 ## This program is distributed in the hope that it will be useful,
  13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 ## GNU General Public License for more details.
  16 ##
  17 ## You should have received a copy of the GNU General Public License
  18 ## along with this program; if not, write to the Free Software
  19 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20 ##
  21
  22 uses HAVE_MP_TABLE
  23 uses CONFIG_CBFS
  24 uses HAVE_PIRQ_TABLE
  25 uses HAVE_ACPI_TABLES
  26 uses HAVE_ACPI_RESUME
  27 uses ACPI_SSDTX_NUM
  28 uses USE_FALLBACK_IMAGE
  29 uses USE_FAILOVER_IMAGE
  30 uses HAVE_FALLBACK_BOOT
  31 uses HAVE_FAILOVER_BOOT
  32 uses HAVE_HARD_RESET
  33 uses IRQ_SLOT_COUNT
  34 uses HAVE_OPTION_TABLE
  35 uses CONFIG_MAX_CPUS
  36 uses CONFIG_MAX_PHYSICAL_CPUS
  37 uses CONFIG_LOGICAL_CPUS
  38 uses CONFIG_IOAPIC
  39 uses CONFIG_SMP
  40 uses FALLBACK_SIZE
  41 uses FAILOVER_SIZE
  42 uses ROM_SIZE
  43 uses ROM_SECTION_SIZE
  44 uses ROM_IMAGE_SIZE
  45 uses ROM_SECTION_SIZE
  46 uses ROM_SECTION_OFFSET
  47 uses CONFIG_ROM_PAYLOAD
  48 uses CONFIG_ROM_PAYLOAD_START
  49 uses CONFIG_COMPRESSED_PAYLOAD_NRV2B
  50 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  51 uses PAYLOAD_SIZE
  52 uses _ROMBASE
  53 uses XIP_ROM_SIZE
  54 uses XIP_ROM_BASE
  55 uses STACK_SIZE
  56 uses HEAP_SIZE
  57 uses USE_OPTION_TABLE
  58 uses LB_CKS_RANGE_START
  59 uses LB_CKS_RANGE_END
  60 uses LB_CKS_LOC
  61 uses MAINBOARD_PART_NUMBER
  62 uses MAINBOARD_VENDOR
  63 uses MAINBOARD
  64 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  65 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  66 uses COREBOOT_EXTRA_VERSION
  67 uses _RAMBASE
  68 uses TTYS0_BAUD
  69 uses TTYS0_BASE
  70 uses TTYS0_LCS
  71 uses DEFAULT_CONSOLE_LOGLEVEL
  72 uses MAXIMUM_CONSOLE_LOGLEVEL
  73 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  74 uses CONFIG_CONSOLE_SERIAL8250
  75 uses HAVE_INIT_TIMER
  76 uses CONFIG_GDB_STUB
  77 uses CONFIG_GDB_STUB
  78 uses CROSS_COMPILE
  79 uses CC
  80 uses HOSTCC
  81 uses OBJCOPY
  82 uses CONFIG_CONSOLE_VGA
  83 uses CONFIG_USBDEBUG_DIRECT
  84 uses CONFIG_PCI_ROM_RUN
  85 uses HW_MEM_HOLE_SIZEK
  86 uses HW_MEM_HOLE_SIZE_AUTO_INC
  87
  88 uses HT_CHAIN_UNITID_BASE
  89 uses HT_CHAIN_END_UNITID_BASE
  90 uses SB_HT_CHAIN_ON_BUS0
  91 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  92
  93 uses USE_DCACHE_RAM
  94 uses DCACHE_RAM_BASE
  95 uses DCACHE_RAM_SIZE
  96 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  97 uses CONFIG_USE_INIT
  98
  99 uses SERIAL_CPU_INIT
 100
 101 uses ENABLE_APIC_EXT_ID
 102 uses APIC_ID_OFFSET
 103 uses LIFT_BSP_APIC_ID
 104
 105 uses CONFIG_PCI_64BIT_PREF_MEM
 106
 107 uses CONFIG_LB_MEM_TOPK
 108
 109 uses PCI_BUS_SEGN_BITS
 110
 111 uses CONFIG_AP_CODE_IN_CAR
 112
 113 uses MEM_TRAIN_SEQ
 114
 115 uses WAIT_BEFORE_CPUS_INIT
 116
 117 uses CONFIG_AMDMCT
 118
 119 uses CONFIG_USE_PRINTK_IN_CAR
 120 uses CAR_FAM10
 121 uses AMD_UCODE_PATCH_FILE
 122
 123 ###
 124 ### Build options
 125 ###
 126
 127 ##
 128 ## ROM_SIZE is the size of boot ROM that this board will use.
 129 ##
 130 default ROM_SIZE=1024*1024
 131 #default ROM_SIZE=0x100000
 132
 133 ##
 134 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 135 ##
 136 #default FALLBACK_SIZE=131072
 137 #default FALLBACK_SIZE=0x40000
 138
 139 default FALLBACK_SIZE=0x3f000
 140 default FAILOVER_SIZE=0x01000
 141
 142 #more 1M for pgtbl
 143 default CONFIG_LB_MEM_TOPK=16384
 144
 145 ##
 146 ## Build code for the fallback boot
 147 ##
 148 default HAVE_FALLBACK_BOOT=1
 149 default HAVE_FAILOVER_BOOT=1
 150
 151 ##
 152 ## Build code to reset the motherboard from coreboot
 153 ##
 154 default HAVE_HARD_RESET=1
 155
 156 ##
 157 ## Build code to export a programmable irq routing table
 158 ##
 159 default HAVE_PIRQ_TABLE=1
 160 default IRQ_SLOT_COUNT=11
 161
 162 ##
 163 ## Build code to export an x86 MP table
 164 ## Useful for specifying IRQ routing values
 165 ##
 166 default HAVE_MP_TABLE=1
 167
 168 ## ACPI tables will be included
 169 default HAVE_ACPI_TABLES=0
 170 ## extra SSDT num
 171 default ACPI_SSDTX_NUM=31
 172
 173 ##
 174 ## Build code to export a CMOS option table
 175 ##
 176 default HAVE_OPTION_TABLE=1
 177
 178 ##
 179 ## Move the default coreboot cmos range off of AMD RTC registers
 180 ##
 181 default LB_CKS_RANGE_START=49
 182 default LB_CKS_RANGE_END=122
 183 default LB_CKS_LOC=123
 184
 185 ##
 186 ## Build code for SMP support
 187 ## Only worry about 2 micro processors
 188 ##
 189 default CONFIG_SMP=1
 190 default CONFIG_MAX_PHYSICAL_CPUS=2
 191 default CONFIG_MAX_CPUS=4 * CONFIG_MAX_PHYSICAL_CPUS
 192 default CONFIG_LOGICAL_CPUS=1
 193
 194 #default SERIAL_CPU_INIT=0
 195
 196 default ENABLE_APIC_EXT_ID=1
 197 default APIC_ID_OFFSET=0x00
 198 default LIFT_BSP_APIC_ID=1
 199
 200 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 201 #2G
 202 #default HW_MEM_HOLE_SIZEK=0x200000
 203 #1G
 204 default HW_MEM_HOLE_SIZEK=0x100000
 205 #512M
 206 #default HW_MEM_HOLE_SIZEK=0x80000
 207
 208 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 209 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 210
 211 #VGA Console
 212 default CONFIG_CONSOLE_VGA=1
 213 default CONFIG_PCI_ROM_RUN=1
 214
 215 #default CONFIG_USBDEBUG_DIRECT=1
 216
 217 #HT Unit ID offset, default is 1, the typical one, 0 mean only one HT device
 218 default HT_CHAIN_UNITID_BASE=1
 219
 220 #real SB Unit ID, default is 0x20, mean dont touch it at last
 221 #default HT_CHAIN_END_UNITID_BASE=0x6
 222
 223 #make the SB HT chain on bus 0, default is not (0)
 224 default SB_HT_CHAIN_ON_BUS0=2
 225
 226 #only offset for SB chain?, default is yes(1)
 227 default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 228
 229 #allow capable device use that above 4G
 230 #default CONFIG_PCI_64BIT_PREF_MEM=1
 231
 232 ##
 233 ## enable CACHE_AS_RAM specifics
 234 ##
 235 default USE_DCACHE_RAM=1
 236 default DCACHE_RAM_BASE=0xc4000
 237 default DCACHE_RAM_SIZE=0x0c000
 238 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x04000
 239 default CONFIG_USE_INIT=0
 240
 241 default MEM_TRAIN_SEQ=2
 242 default WAIT_BEFORE_CPUS_INIT=0
 243 default CONFIG_AMDMCT = 1
 244
 245 ##
 246 ## Build code to setup a generic IOAPIC
 247 ##
 248 default CONFIG_IOAPIC=1
 249
 250 ##
 251 ## Clean up the motherboard id strings
 252 ##
 253 default MAINBOARD_PART_NUMBER="S2912 (Fam10)"
 254 default MAINBOARD_VENDOR="Tyan"
 255 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x10f1
 256 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2912
 257
 258 ##
 259 ## Set microcode patch file name
 260 ##
 261 ##      Barcelona rev DR-Ax:  "mc_patch_01000020.h"
 262 ##      Barcelona rev DR-B0, B1, BA: "mc_patch_01000096.h"
 263 ##      Barcelona rev DR-B2, B3: "mc_patch_01000095.h"
 264 ##      Shanghai rev DA-C2: "mc_patch_0100009f.h"
 265 ##
 266 default AMD_UCODE_PATCH_FILE="mc_patch_01000095.h"
 267
 268 ###
 269 ### coreboot layout values
 270 ###
 271
 272 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 273 default ROM_IMAGE_SIZE = 65536
 274
 275 ##
 276 ## Use a small 8K stack
 277 ##
 278 default STACK_SIZE=0x2000
 279
 280 ##
 281 ## Use a small 32K heap
 282 ##
 283 default HEAP_SIZE=0xc0000
 284
 285 ##
 286 ## Only use the option table in a normal image
 287 ##
 288 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 289
 290 ##
 291 ## Coreboot C code runs at this location in RAM
 292 ##
 293 default _RAMBASE=0x00200000
 294
 295 ##
 296 ## Load the payload from the ROM
 297 ##
 298 default CONFIG_ROM_PAYLOAD = 1
 299
 300 #default CONFIG_COMPRESSED_PAYLOAD = 1
 301
 302 ###
 303 ### Defaults of options that you may want to override in the target config file
 304 ###
 305
 306 ##
 307 ## The default compiler
 308 ##
 309 default CC="$(CROSS_COMPILE)gcc -m32"
 310 default HOSTCC="gcc"
 311
 312 ##
 313 ## Disable the gdb stub by default
 314 ##
 315 default CONFIG_GDB_STUB=0
 316
 317 ##
 318 ## The Serial Console
 319 ##
 320 default CONFIG_USE_PRINTK_IN_CAR=1
 321
 322 # To Enable the Serial Console
 323 default CONFIG_CONSOLE_SERIAL8250=1
 324
 325 ## Select the serial console baud rate
 326 default TTYS0_BAUD=115200
 327 #default TTYS0_BAUD=57600
 328 #default TTYS0_BAUD=38400
 329 #default TTYS0_BAUD=19200
 330 #default TTYS0_BAUD=9600
 331 #default TTYS0_BAUD=4800
 332 #default TTYS0_BAUD=2400
 333 #default TTYS0_BAUD=1200
 334
 335 # Select the serial console base port
 336 default TTYS0_BASE=0x3f8
 337
 338 # Select the serial protocol
 339 # This defaults to 8 data bits, 1 stop bit, and no parity
 340 default TTYS0_LCS=0x3
 341
 342 ##
 343 ### Select the coreboot loglevel
 344 ##
 345 ## EMERG      1   system is unusable
 346 ## ALERT      2   action must be taken immediately
 347 ## CRIT       3   critical conditions
 348 ## ERR        4   error conditions
 349 ## WARNING    5   warning conditions
 350 ## NOTICE     6   normal but significant condition
 351 ## INFO       7   informational
 352 ## DEBUG      8   debug-level messages
 353 ## SPEW       9   Way too many details
 354
 355 ## Request this level of debugging output
 356 default  DEFAULT_CONSOLE_LOGLEVEL=8
 357 ## At a maximum only compile in this level of debugging
 358 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 359
 360 ##
 361 ## Select power on after power fail setting
 362 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 363
 364 ### End Options.lb
 365 #
 366 # CBFS
 367 #
 368 #
 369 default CONFIG_CBFS=0
 370 end