src/mainboard/supermicro/h8scm_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */ //FIXME SERVER enable ECC, cause linux hang
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 //used by incoherent_ht
  25 #define FAM10_SCAN_PCI_BUS 0
  26 #define FAM10_ALLOCATE_IO_RANGE 0
  27
  28 #include <stdint.h>
  29 #include <string.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <cpu/x86/lapic.h>
  36 #include <console/console.h>
  37 #include <cpu/amd/model_10xxx_rev.h>
  38 #include "northbridge/amd/amdfam10/raminit.h"
  39 #include "northbridge/amd/amdfam10/amdfam10.h"
  40 #include <lib.h>
  41 #include "cpu/x86/lapic/boot_cpu.c"
  42 #include "northbridge/amd/amdfam10/reset_test.c"
  43 #include <console/loglevel.h>
  44 #include "cpu/x86/bist.h"
  45 #include <usbdebug.h>
  46 #include "cpu/x86/mtrr/earlymtrr.c"
  47 #include <cpu/amd/mtrr.h>
  48 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  49 #include "southbridge/amd/sb700/sb700.h"
  50 #include "southbridge/amd/sb700/smbus.h"
  51 #include "southbridge/amd/sr5650/sr5650.h"
  52 #include "superio/nuvoton/wpcm450/wpcm450.h"
  53 #include "northbridge/amd/amdfam10/debug.c"
  54
  55 static void activate_spd_rom(const struct mem_controller *ctrl)
  56 {
  57 }
  58
  59 static int spd_read_byte(u32 device, u32 address)
  60 {
  61         return do_smbus_read_byte(SMBUS_IO_BASE, device, address);
  62 }
  63
  64 #include "northbridge/amd/amdfam10/amdfam10.h"
  65 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  66 #include "northbridge/amd/amdfam10/pci.c"
  67 #include "resourcemap.c"
  68 #include "cpu/amd/quadcore/quadcore.c"
  69 #include "cpu/amd/car/post_cache_as_ram.c"
  70 #include "cpu/amd/microcode/microcode.c"
  71
  72 #if CONFIG_UPDATE_CPU_MICROCODE
  73 #include "cpu/amd/model_10xxx/update_microcode.c"
  74 #endif
  75 #include "cpu/amd/model_10xxx/init_cpus.c"
  76 #include "northbridge/amd/amdfam10/early_ht.c"
  77 #include <spd.h>
  78
  79 //#include "spd_addr.h"
  80
  81 #define RC00  0
  82
  83 #define DIMM0 0x50
  84 #define DIMM1 0x51
  85 #define DIMM2 0x52
  86 #define DIMM3 0x53
  87
  88 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  89 {
  90         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  91         static const u8 spd_addr[] = {
  92                                 RC00, 0x52,  0x53,  0, 0, 0x50,  0x51,  0, 0,
  93                                 //RC00, DIMM2, DIMM3, 0, 0, DIMM0, DIMM1, 0, 0,
  94                         };
  95         u32 bsp_apicid = 0;
  96         u32 val;
  97         msr_t msr;
  98
  99         if (!cpu_init_detectedx && boot_cpu()) {
 100                 /* Nothing special needs to be done to find bus 0 */
 101                 /* Allow the HT devices to be found */
 102                 /* mov bsp to bus 0xff when > 8 nodes */
 103                 set_bsp_node_CHtExtNodeCfgEn();
 104                 enumerate_ht_chain();
 105
 106                 /* SR56x0 pcie bridges block pci_locate_device() before pcie training.
 107                  * disable all pcie bridges on SR56x0 to work around it
 108                  */
 109                 sr5650_disable_pcie_bridge();
 110                 sb7xx_51xx_lpc_port80();
 111         }
 112
 113         post_code(0x30);
 114
 115         if (bist == 0) {
 116                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 117                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 118         }
 119
 120         post_code(0x32);
 121
 122         enable_sr5650_dev8();
 123         sb7xx_51xx_lpc_init();
 124
 125         sb7xx_51xx_enable_wideio(0, 0x1600);
 126
 127         wpcm450_enable_dev(WPCM450_SP1, 0x164E, CONFIG_TTYS0_BASE);
 128
 129         sb7xx_51xx_disable_wideio(0);
 130
 131         console_init();
 132
 133 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 134
 135         /* Halt if there was a built in self test failure */
 136         report_bist_failure(bist);
 137
 138         // Load MPB
 139         val = cpuid_eax(1);
 140         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 141         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 142         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 143         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 144
 145         /* Setup sysinfo defaults */
 146         set_sysinfo_in_ram(0);
 147
 148 #if CONFIG_UPDATE_CPU_MICROCODE
 149         update_microcode(val);
 150 #endif
 151         post_code(0x33);
 152
 153         cpuSetAMDMSR();
 154         post_code(0x34);
 155
 156         /* TODO: The Kernel must support 12 processor, otherwise the interrupt
 157          * can not work correctly. */
 158         amd_ht_init(sysinfo);
 159         post_code(0x35);
 160
 161         /* Setup nodes PCI space and start core 0 AP init. */
 162         finalize_node_setup(sysinfo);
 163
 164         /* Setup any mainboard PCI settings etc. */
 165         setup_mb_resource_map();
 166         post_code(0x36);
 167
 168         /* wait for all the APs core0 started by finalize_node_setup. */
 169         /* FIXME: A bunch of cores are going to start output to serial at once.
 170            It would be nice to fixup prink spinlocks for ROM XIP mode.
 171            I think it could be done by putting the spinlock flag in the cache
 172            of the BSP located right after sysinfo.
 173          */
 174         wait_all_core0_started();
 175
 176 #if CONFIG_LOGICAL_CPUS==1
 177         /* Core0 on each node is configured. Now setup any additional cores. */
 178         printk(BIOS_DEBUG, "start_other_cores()\n");
 179         start_other_cores();
 180         post_code(0x37);
 181         wait_all_other_cores_started(bsp_apicid);
 182 #endif
 183
 184         post_code(0x38);
 185
 186         /* run _early_setup before soft-reset. */
 187         sr5650_early_setup();
 188         sb7xx_51xx_early_setup();
 189
 190 #if CONFIG_SET_FIDVID
 191         msr = rdmsr(0xc0010071);
 192         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 193
 194         /* FIXME: The sb fid change may survive the warm reset and only
 195            need to be done once.*/
 196         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 197
 198         post_code(0x39);
 199
 200         if (!warm_reset_detect(0)) {                    // BSP is node 0
 201                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 202         } else {
 203                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 204         }
 205
 206         post_code(0x3A);
 207
 208         /* show final fid and vid */
 209         msr=rdmsr(0xc0010071);
 210         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 211 #endif
 212
 213         sr5650_htinit();
 214
 215         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 216         if (!warm_reset_detect(0)) {
 217                 print_info("...WARM RESET...\n\n\n");
 218                 soft_reset();
 219                 die("After soft_reset_x - shouldn't see this message!!!\n");
 220         }
 221
 222         post_code(0x3B);
 223
 224         /* It's the time to set ctrl in sysinfo now; */
 225         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 226         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 227
 228         post_code(0x40);
 229
 230
 231         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 232         raminit_amdmct(sysinfo);
 233         post_code(0x41);
 234
 235 /*
 236         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 237         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 238         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 239         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 240 */
 241
 242 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 243 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 244
 245 //      die("After MCT init before CAR disabled.");
 246
 247         sr5650_before_pci_init();
 248         sb7xx_51xx_before_pci_init();
 249
 250         post_code(0x42);
 251         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 252         post_code(0x43);        // Should never see this post code.
 253 }
 254
 255 /**
 256  * BOOL AMD_CB_ManualBUIDSwapList(u8 Node, u8 Link, u8 **List)
 257  * Description:
 258  *      This routine is called every time a non-coherent chain is processed.
 259  *      BUID assignment may be controlled explicitly on a non-coherent chain. Provide a
 260  *      swap list. The first part of the list controls the BUID assignment and the
 261  *      second part of the list provides the device to device linking.  Device orientation
 262  *      can be detected automatically, or explicitly.  See documentation for more details.
 263  *
 264  *      Automatic non-coherent init assigns BUIDs starting at 1 and incrementing sequentially
 265  *      based on each device's unit count.
 266  *
 267  * Parameters:
 268  *      @param[in]  u8  node    = The node on which this chain is located
 269  *      @param[in]  u8  link    = The link on the host for this chain
 270  *      @param[out] u8** list   = supply a pointer to a list
 271  *      @param[out] BOOL result = true to use a manual list
 272  *                                false to initialize the link automatically
 273  */
 274 BOOL AMD_CB_ManualBUIDSwapList (u8 node, u8 link, const u8 **List)
 275 {
 276         static const u8 swaplist[] = { 0xFF, CONFIG_HT_CHAIN_UNITID_BASE, CONFIG_HT_CHAIN_END_UNITID_BASE, 0xFF };
 277         /* If the BUID was adjusted in early_ht we need to do the manual override */
 278         if ((CONFIG_HT_CHAIN_UNITID_BASE != 0) && (CONFIG_HT_CHAIN_END_UNITID_BASE != 0)) {
 279                 printk(BIOS_DEBUG, "AMD_CB_ManualBUIDSwapList()\n");
 280                 if ((node == 0) && (link == 0)) {       /* BSP SB link */
 281                         *List = swaplist;
 282                         return 1;
 283                 }
 284         }
 285
 286         return 0;
 287 }