src/mainboard/supermicro/h8scm_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */ //FIXME SERVER enable ECC, cause linux hang
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 //used by incoherent_ht
  25 #define FAM10_SCAN_PCI_BUS 0
  26 #define FAM10_ALLOCATE_IO_RANGE 0
  27
  28 #include <stdint.h>
  29 #include <string.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <cpu/x86/lapic.h>
  36 #include <console/console.h>
  37 #include <cpu/amd/model_10xxx_rev.h>
  38 #include "northbridge/amd/amdfam10/raminit.h"
  39 #include "northbridge/amd/amdfam10/amdfam10.h"
  40 #include <lib.h>
  41 #include "cpu/x86/lapic/boot_cpu.c"
  42 #include "northbridge/amd/amdfam10/reset_test.c"
  43 #include <console/loglevel.h>
  44 #include "cpu/x86/bist.h"
  45 #include "cpu/x86/mtrr/earlymtrr.c"
  46 #include <cpu/amd/mtrr.h>
  47 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  48 #include "southbridge/amd/sb700/sb700.h"
  49 #include "southbridge/amd/sb700/smbus.h"
  50 #include "southbridge/amd/sr5650/sr5650.h"
  51 #include "superio/nuvoton/wpcm450/wpcm450.h"
  52 #include "northbridge/amd/amdfam10/debug.c"
  53
  54 static void activate_spd_rom(const struct mem_controller *ctrl)
  55 {
  56 }
  57
  58 static int spd_read_byte(u32 device, u32 address)
  59 {
  60         return do_smbus_read_byte(SMBUS_IO_BASE, device, address);
  61 }
  62
  63 #include "northbridge/amd/amdfam10/amdfam10.h"
  64 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  65 #include "northbridge/amd/amdfam10/pci.c"
  66 #include "resourcemap.c"
  67 #include "cpu/amd/quadcore/quadcore.c"
  68 #include "cpu/amd/car/post_cache_as_ram.c"
  69 #include "cpu/amd/microcode/microcode.c"
  70
  71 #if CONFIG_UPDATE_CPU_MICROCODE
  72 #include "cpu/amd/model_10xxx/update_microcode.c"
  73 #endif
  74 #include "cpu/amd/model_10xxx/init_cpus.c"
  75 #include "northbridge/amd/amdfam10/early_ht.c"
  76 #include <spd.h>
  77
  78 //#include "spd_addr.h"
  79
  80 #define RC00  0
  81
  82 #define DIMM0 0x50
  83 #define DIMM1 0x51
  84 #define DIMM2 0x52
  85 #define DIMM3 0x53
  86
  87 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  88 {
  89         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  90         static const u8 spd_addr[] = {
  91                                 RC00, 0x52,  0x53,  0, 0, 0x50,  0x51,  0, 0,
  92                                 //RC00, DIMM2, DIMM3, 0, 0, DIMM0, DIMM1, 0, 0,
  93                         };
  94         u32 bsp_apicid = 0;
  95         u32 val;
  96         msr_t msr;
  97
  98         if (!cpu_init_detectedx && boot_cpu()) {
  99                 /* Nothing special needs to be done to find bus 0 */
 100                 /* Allow the HT devices to be found */
 101                 /* mov bsp to bus 0xff when > 8 nodes */
 102                 set_bsp_node_CHtExtNodeCfgEn();
 103                 enumerate_ht_chain();
 104
 105                 /* SR56x0 pcie bridges block pci_locate_device() before pcie training.
 106                  * disable all pcie bridges on SR56x0 to work around it
 107                  */
 108                 sr5650_disable_pcie_bridge();
 109                 sb7xx_51xx_lpc_port80();
 110         }
 111
 112         post_code(0x30);
 113
 114         if (bist == 0) {
 115                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 116                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 117         }
 118
 119         post_code(0x32);
 120
 121         enable_sr5650_dev8();
 122         sb7xx_51xx_lpc_init();
 123
 124         sb7xx_51xx_enable_wideio(0, 0x1600);
 125
 126         wpcm450_enable_dev(WPCM450_SP1, 0x164E, CONFIG_TTYS0_BASE);
 127
 128         sb7xx_51xx_disable_wideio(0);
 129
 130         console_init();
 131
 132 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 133
 134         /* Halt if there was a built in self test failure */
 135         report_bist_failure(bist);
 136
 137         // Load MPB
 138         val = cpuid_eax(1);
 139         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 140         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 141         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 142         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 143
 144         /* Setup sysinfo defaults */
 145         set_sysinfo_in_ram(0);
 146
 147 #if CONFIG_UPDATE_CPU_MICROCODE
 148         update_microcode(val);
 149 #endif
 150         post_code(0x33);
 151
 152         cpuSetAMDMSR();
 153         post_code(0x34);
 154
 155         /* TODO: The Kernel must support 12 processor, otherwise the interrupt
 156          * can not work correctly. */
 157         amd_ht_init(sysinfo);
 158         post_code(0x35);
 159
 160         /* Setup nodes PCI space and start core 0 AP init. */
 161         finalize_node_setup(sysinfo);
 162
 163         /* Setup any mainboard PCI settings etc. */
 164         setup_mb_resource_map();
 165         post_code(0x36);
 166
 167         /* wait for all the APs core0 started by finalize_node_setup. */
 168         /* FIXME: A bunch of cores are going to start output to serial at once.
 169            It would be nice to fixup prink spinlocks for ROM XIP mode.
 170            I think it could be done by putting the spinlock flag in the cache
 171            of the BSP located right after sysinfo.
 172          */
 173         wait_all_core0_started();
 174
 175 #if CONFIG_LOGICAL_CPUS==1
 176         /* Core0 on each node is configured. Now setup any additional cores. */
 177         printk(BIOS_DEBUG, "start_other_cores()\n");
 178         start_other_cores();
 179         post_code(0x37);
 180         wait_all_other_cores_started(bsp_apicid);
 181 #endif
 182
 183         post_code(0x38);
 184
 185         /* run _early_setup before soft-reset. */
 186         sr5650_early_setup();
 187         sb7xx_51xx_early_setup();
 188
 189 #if CONFIG_SET_FIDVID
 190         msr = rdmsr(0xc0010071);
 191         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 192
 193         /* FIXME: The sb fid change may survive the warm reset and only
 194            need to be done once.*/
 195         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 196
 197         post_code(0x39);
 198
 199         if (!warm_reset_detect(0)) {                    // BSP is node 0
 200                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 201         } else {
 202                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 203         }
 204
 205         post_code(0x3A);
 206
 207         /* show final fid and vid */
 208         msr=rdmsr(0xc0010071);
 209         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 210 #endif
 211
 212         sr5650_htinit();
 213
 214         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 215         if (!warm_reset_detect(0)) {
 216                 print_info("...WARM RESET...\n\n\n");
 217                 soft_reset();
 218                 die("After soft_reset_x - shouldn't see this message!!!\n");
 219         }
 220
 221         post_code(0x3B);
 222
 223         /* It's the time to set ctrl in sysinfo now; */
 224         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 225         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 226
 227         post_code(0x40);
 228
 229
 230         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 231         raminit_amdmct(sysinfo);
 232         post_code(0x41);
 233
 234 /*
 235         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 236         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 237         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 238         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 239 */
 240
 241 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 242 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 243
 244 //      die("After MCT init before CAR disabled.");
 245
 246         sr5650_before_pci_init();
 247         sb7xx_51xx_before_pci_init();
 248
 249         post_code(0x42);
 250         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 251         post_code(0x43);        // Should never see this post code.
 252 }
 253
 254 /**
 255  * BOOL AMD_CB_ManualBUIDSwapList(u8 Node, u8 Link, u8 **List)
 256  * Description:
 257  *      This routine is called every time a non-coherent chain is processed.
 258  *      BUID assignment may be controlled explicitly on a non-coherent chain. Provide a
 259  *      swap list. The first part of the list controls the BUID assignment and the
 260  *      second part of the list provides the device to device linking.  Device orientation
 261  *      can be detected automatically, or explicitly.  See documentation for more details.
 262  *
 263  *      Automatic non-coherent init assigns BUIDs starting at 1 and incrementing sequentially
 264  *      based on each device's unit count.
 265  *
 266  * Parameters:
 267  *      @param[in]  u8  node    = The node on which this chain is located
 268  *      @param[in]  u8  link    = The link on the host for this chain
 269  *      @param[out] u8** list   = supply a pointer to a list
 270  *      @param[out] BOOL result = true to use a manual list
 271  *                                false to initialize the link automatically
 272  */
 273 BOOL AMD_CB_ManualBUIDSwapList (u8 node, u8 link, const u8 **List)
 274 {
 275         static const u8 swaplist[] = { 0xFF, CONFIG_HT_CHAIN_UNITID_BASE, CONFIG_HT_CHAIN_END_UNITID_BASE, 0xFF };
 276         /* If the BUID was adjusted in early_ht we need to do the manual override */
 277         if ((CONFIG_HT_CHAIN_UNITID_BASE != 0) && (CONFIG_HT_CHAIN_END_UNITID_BASE != 0)) {
 278                 printk(BIOS_DEBUG, "AMD_CB_ManualBUIDSwapList()\n");
 279                 if ((node == 0) && (link == 0)) {       /* BSP SB link */
 280                         *List = swaplist;
 281                         return 1;
 282                 }
 283         }
 284
 285         return 0;
 286 }