src/mainboard/supermicro/h8qgi/mptable.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20
  21 #include <console/console.h>
  22 #include <arch/smp/mpspec.h>
  23 #include <device/pci.h>
  24 #include <arch/io.h>
  25 #include <string.h>
  26 #include <stdint.h>
  27 #include <arch/cpu.h>
  28 #include <cpu/x86/lapic.h>
  29 #include <cpu/amd/amdfam10_sysconf.h>
  30
  31 extern u8 bus_sr5650[14];
  32 extern u8 bus_sp5100[2];
  33 extern u32 bus_type[256];
  34 extern u32 sbdn_sr5650;
  35 extern u32 sbdn_sp5100;
  36
  37
  38 static void *smp_write_config_table(void *v)
  39 {
  40         struct mp_config_table *mc;
  41         int bus_isa;
  42         u32 apicid_sp5100;
  43         u32 apicid_sr5650;
  44         device_t dev;
  45         u32 dword;
  46         u8 byte;
  47
  48         mc = (void *)(((char *)v) + SMP_FLOATING_TABLE_LEN);
  49         mptable_init(mc, LAPIC_ADDR);
  50
  51         smp_write_processors(mc);
  52         get_bus_conf();
  53         mptable_write_buses(mc, NULL, &bus_isa);
  54
  55         /*
  56          * AGESA v5 Apply apic enumeration rules
  57          * For systems with >= 16 APICs, put the IO-APICs at 0..n and
  58          * put the local-APICs at m..z
  59          * For systems with < 16 APICs, put the Local-APICs at 0..n and
  60          * put the IO-APICs at (n + 1)..z
  61          */
  62 #if CONFIG_MAX_CPUS >= 16
  63         apicid_sp5100 = 0x0;
  64 #else
  65         apicid_sp5100 = CONFIG_MAX_CPUS + 1
  66 #endif
  67         apicid_sr5650 = apicid_sp5100 + 1;
  68
  69         //bus_sp5100[0], TODO: why bus_sp5100[0] use same value of bus_sr5650[0] assigned by get_pci1234(), instead of 0.
  70         dev = dev_find_slot(0, PCI_DEVFN(sbdn_sp5100 + 0x14, 0));
  71         if (dev) {
  72                 /* Set SP5100 IOAPIC ID */
  73                 dword = pci_read_config32(dev, 0x74) & 0xfffffff0;
  74                 smp_write_ioapic(mc, apicid_sp5100, 0x20, dword);
  75
  76                 /* Initialize interrupt mapping */
  77                 /* aza */
  78                 byte = pci_read_config8(dev, 0x63);
  79                 byte &= 0xf8;
  80                 byte |= 0; /* 0: INTA, ...., 7: INTH */
  81                 pci_write_config8(dev, 0x63, byte);
  82                 /* SATA */
  83                 dword = pci_read_config32(dev, 0xAC);
  84                 dword &= ~(7 << 26);
  85                 dword |= 6 << 26; /* 0: INTA, ...., 7: INTH */
  86                 /* dword |= 1<<22; PIC and APIC co exists */
  87                 pci_write_config32(dev, 0xAC, dword);
  88
  89                 /*
  90                  * 00:12.0: PROG SATA : INT F
  91                  * 00:13.0: INTA USB_0
  92                  * 00:13.1: INTB USB_1
  93                  * 00:13.2: INTC USB_2
  94                  * 00:13.3: INTD USB_3
  95                  * 00:13.4: INTC USB_4
  96                  * 00:13.5: INTD USB2
  97                  * 00:14.1: INTA IDE
  98                  * 00:14.2: Prog HDA : INT E
  99                  * 00:14.5: INTB ACI
 100                  * 00:14.6: INTB MCI
 101                  */
 102
 103                 /* Set RS5650 IOAPIC ID */
 104                 dev = dev_find_slot(0, PCI_DEVFN(0, 0));
 105                 if (dev) {
 106                         pci_write_config32(dev, 0xF8, 0x1);
 107                         dword = pci_read_config32(dev, 0xFC) & 0xfffffff0;
 108                         smp_write_ioapic(mc, apicid_sr5650, 0x20, dword);
 109                 }
 110
 111         }
 112
 113         /* I/O Ints:    Type    Polarity    Trigger     Bus ID   IRQ    APIC ID PIN# */
 114 #define IO_LOCAL_INT(type, intr, apicid, pin) \
 115         smp_write_lintsrc(mc, (type), MP_IRQ_TRIGGER_EDGE | MP_IRQ_POLARITY_HIGH, bus_isa, (intr), (apicid), (pin));
 116
 117         mptable_add_isa_interrupts(mc, bus_isa, apicid_sp5100, 0);
 118
 119         /* PCI interrupts are level triggered, and are
 120          * associated with a specific bus/device/function tuple.
 121          */
 122 #define PCI_INT(bus, dev, int_sign, pin) \
 123         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, (bus), (((dev)<<2)|(int_sign)), apicid_sp5100, (pin))
 124
 125         /* SMBUS */
 126         //PCI_INT(0x0, 0x14, 0x0, 0x10); //not generate interrupt, 3Ch hardcoded to 0
 127
 128         /* HD Audio */
 129         PCI_INT(0x0, 0x14, 0x2, 0x10);
 130
 131         /* USB */
 132         /* OHCI0, OHCI1 hard-wired to 01h, corresponding to using INTA# */
 133         /* EHCI hard-wired to 02h, corresponding to using INTB# */
 134         /* USB1 */
 135         PCI_INT(0x0, 0x12, 0x0, 0x10); /* OHCI0 Port 0~2 */
 136         PCI_INT(0x0, 0x12, 0x1, 0x10); /* OHCI1 Port 3~5 */
 137         PCI_INT(0x0, 0x12, 0x2, 0x11); /* EHCI Port 0~5 */
 138
 139         /* USB2 */
 140         PCI_INT(0x0, 0x13, 0x0, 0x10); /* OHCI0 Port 6~8 */
 141         PCI_INT(0x0, 0x13, 0x1, 0x10); /* OHCI1 Port 9~11 */
 142         PCI_INT(0x0, 0x13, 0x2, 0x11); /* EHCI Port 6~11 */
 143
 144         /* USB3 EHCI hard-wired to 03h, corresponding to using INTC# */
 145         PCI_INT(0x0, 0x14, 0x5, 0x12); /* OHCI0 Port 12~13 */
 146
 147         /* SATA */
 148         PCI_INT(0x0, 0x11, 0x0, 0x16); //6, INTG
 149
 150         /* on board NIC & Slot PCIE.  */
 151         /* configuration B doesnt need dev 5,6,7 */
 152         /*
 153          * PCI_INT(bus_sr5650[0x5], 0x0, 0x0, 0x11);
 154          * PCI_INT(bus_sr5650[0x6], 0x0, 0x0, 0x12);
 155          * PCI_INT(bus_sr5650[0x7], 0x0, 0x0, 0x13);
 156          */
 157
 158         //smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, 0, (((13)<<2)|(0)), apicid_sr5650, 28); /* dev d */
 159         //smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_sr5650[13], (((0)<<2)|(1)), apicid_sr5650, 0); /* card behind dev13 */
 160
 161         /* PCI slots */
 162         /* PCI_SLOT 0. */
 163         PCI_INT(bus_sp5100[1], 0x5, 0x0, 0x14);
 164         PCI_INT(bus_sp5100[1], 0x5, 0x1, 0x15);
 165         PCI_INT(bus_sp5100[1], 0x5, 0x2, 0x16);
 166         PCI_INT(bus_sp5100[1], 0x5, 0x3, 0x17);
 167
 168         /* PCI_SLOT 1. */
 169         PCI_INT(bus_sp5100[1], 0x6, 0x0, 0x15);
 170         PCI_INT(bus_sp5100[1], 0x6, 0x1, 0x16);
 171         PCI_INT(bus_sp5100[1], 0x6, 0x2, 0x17);
 172         PCI_INT(bus_sp5100[1], 0x6, 0x3, 0x14);
 173
 174         /* PCI_SLOT 2. */
 175         PCI_INT(bus_sp5100[1], 0x7, 0x0, 0x16);
 176         PCI_INT(bus_sp5100[1], 0x7, 0x1, 0x17);
 177         PCI_INT(bus_sp5100[1], 0x7, 0x2, 0x14);
 178         PCI_INT(bus_sp5100[1], 0x7, 0x3, 0x15);
 179
 180
 181         /*Local Ints:   Type    Polarity    Trigger     Bus ID   IRQ    APIC ID PIN# */
 182         IO_LOCAL_INT(mp_ExtINT, 0, MP_APIC_ALL, 0x0);
 183         IO_LOCAL_INT(mp_NMI, 0, MP_APIC_ALL, 0x1);
 184         /* There is no extension information... */
 185
 186         /* Compute the checksums */
 187         return mptable_finalize(mc);
 188 }
 189
 190 unsigned long write_smp_table(unsigned long addr)
 191 {
 192         void *v;
 193         v = smp_write_floating_table(addr, 0);
 194         return (unsigned long)smp_write_config_table(v);
 195 }