src/mainboard/supermicro/h8qgi/mptable.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 - 2012 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20
  21 #include <console/console.h>
  22 #include <arch/smp/mpspec.h>
  23 #include <device/pci.h>
  24 #include <arch/io.h>
  25 #include <string.h>
  26 #include <stdint.h>
  27 #include <arch/cpu.h>
  28 #include <cpu/x86/lapic.h>
  29 #include <cpu/amd/amdfam10_sysconf.h>
  30
  31 extern u8 bus_sr5650[14];
  32 extern u8 bus_sp5100[2];
  33 extern u32 bus_type[256];
  34 extern u32 sbdn_sr5650;
  35 extern u32 sbdn_sp5100;
  36 extern u8 bus_isa;
  37
  38
  39 static void *smp_write_config_table(void *v)
  40 {
  41         struct mp_config_table *mc;
  42         u32 apicid_sp5100;
  43         u32 apicid_sr5650;
  44         device_t dev;
  45         u32 dword;
  46
  47         mc = (void *)(((char *)v) + SMP_FLOATING_TABLE_LEN);
  48         mptable_init(mc, LOCAL_APIC_ADDR);
  49
  50         smp_write_processors(mc);
  51         get_bus_conf();
  52         mptable_write_buses(mc, NULL, &bus_isa);
  53
  54         /*
  55          * AGESA v5 Apply apic enumeration rules
  56          * For systems with >= 16 APICs, put the IO-APICs at 0..n and
  57          * put the local-APICs at m..z
  58          * For systems with < 16 APICs, put the Local-APICs at 0..n and
  59          * put the IO-APICs at (n + 1)..z
  60          */
  61 #if CONFIG_MAX_CPUS >= 16
  62         apicid_sp5100 = 0x0;
  63 #else
  64         apicid_sp5100 = CONFIG_MAX_CPUS + 1
  65 #endif
  66         apicid_sr5650 = apicid_sp5100 + 1;
  67
  68         dev = dev_find_slot(0, PCI_DEVFN(sbdn_sp5100 + 0x14, 0));
  69         if (dev) {
  70                 /* Set SP5100 IOAPIC ID */
  71                 dword = pci_read_config32(dev, 0x74) & 0xfffffff0;
  72                 smp_write_ioapic(mc, apicid_sp5100, 0x20, dword);
  73
  74 #ifdef UNUSED_CODE
  75                 u8 byte;
  76                 /* Initialize interrupt mapping */
  77                 /* aza */
  78                 byte = pci_read_config8(dev, 0x63);
  79                 byte &= 0xf8;
  80                 byte |= 0; /* 0: INTA, ...., 7: INTH */
  81                 pci_write_config8(dev, 0x63, byte);
  82                 /* SATA */
  83                 dword = pci_read_config32(dev, 0xAC);
  84                 dword &= ~(7 << 26);
  85                 dword |= 6 << 26; /* 0: INTA, ...., 7: INTH */
  86                 /* dword |= 1<<22; PIC and APIC co exists */
  87                 pci_write_config32(dev, 0xAC, dword);
  88 #endif
  89
  90                 /*
  91                  * 00:12.0: PROG SATA : INT F
  92                  * 00:13.0: INTA USB_0
  93                  * 00:13.1: INTB USB_1
  94                  * 00:13.2: INTC USB_2
  95                  * 00:13.3: INTD USB_3
  96                  * 00:13.4: INTC USB_4
  97                  * 00:13.5: INTD USB2
  98                  * 00:14.1: INTA IDE
  99                  * 00:14.2: Prog HDA : INT E
 100                  * 00:14.5: INTB ACI
 101                  * 00:14.6: INTB MCI
 102                  */
 103
 104                 /* Set RS5650 IOAPIC ID */
 105                 dev = dev_find_slot(0, PCI_DEVFN(0, 0));
 106                 if (dev) {
 107                         pci_write_config32(dev, 0xF8, 0x1);
 108                         dword = pci_read_config32(dev, 0xFC) & 0xfffffff0;
 109                         smp_write_ioapic(mc, apicid_sr5650, 0x20, dword);
 110                 }
 111
 112         }
 113
 114         /* I/O Ints:    Type    Polarity    Trigger     Bus ID   IRQ    APIC ID PIN# */
 115 #define IO_LOCAL_INT(type, intr, apicid, pin) \
 116         smp_write_lintsrc(mc, (type), MP_IRQ_TRIGGER_EDGE | MP_IRQ_POLARITY_HIGH, bus_isa, (intr), (apicid), (pin));
 117
 118         mptable_add_isa_interrupts(mc, bus_isa, apicid_sp5100, 0);
 119
 120         /* PCI interrupts are level triggered, and are
 121          * associated with a specific bus/device/function tuple.
 122          */
 123 #define PCI_INT(bus, dev, int_sign, pin) \
 124         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, (bus), (((dev)<<2)|(int_sign)), apicid_sp5100, (pin))
 125
 126         /* SMBUS */
 127         //PCI_INT(0x0, 0x14, 0x0, 0x10); //not generate interrupt, 3Ch hardcoded to 0
 128
 129         /* HD Audio */
 130         PCI_INT(0x0, 0x14, 0x2, 0x10);
 131
 132         /* USB */
 133         /* OHCI0, OHCI1 hard-wired to 01h, corresponding to using INTA# */
 134         /* EHCI hard-wired to 02h, corresponding to using INTB# */
 135         /* USB1 */
 136         PCI_INT(0x0, 0x12, 0x0, 0x10); /* OHCI0 Port 0~2 */
 137         PCI_INT(0x0, 0x12, 0x1, 0x10); /* OHCI1 Port 3~5 */
 138         PCI_INT(0x0, 0x12, 0x2, 0x11); /* EHCI Port 0~5 */
 139
 140         /* USB2 */
 141         PCI_INT(0x0, 0x13, 0x0, 0x10); /* OHCI0 Port 6~8 */
 142         PCI_INT(0x0, 0x13, 0x1, 0x10); /* OHCI1 Port 9~11 */
 143         PCI_INT(0x0, 0x13, 0x2, 0x11); /* EHCI Port 6~11 */
 144
 145         /* USB3 EHCI hard-wired to 03h, corresponding to using INTC# */
 146         PCI_INT(0x0, 0x14, 0x5, 0x12); /* OHCI0 Port 12~13 */
 147
 148         /* SATA */
 149         PCI_INT(0x0, 0x11, 0x0, 0x16); //6, INTG
 150
 151         /* on board NIC & Slot PCIE.  */
 152         /* configuration B doesnt need dev 5,6,7 */
 153         /*
 154          * PCI_INT(bus_sr5650[0x5], 0x0, 0x0, 0x11);
 155          * PCI_INT(bus_sr5650[0x6], 0x0, 0x0, 0x12);
 156          * PCI_INT(bus_sr5650[0x7], 0x0, 0x0, 0x13);
 157          */
 158
 159         //smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, 0, (((13)<<2)|(0)), apicid_sr5650, 28); /* dev d */
 160         //smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_sr5650[13], (((0)<<2)|(1)), apicid_sr5650, 0); /* card behind dev13 */
 161
 162         /* PCI slots */
 163         /* PCI_SLOT 0. */
 164         PCI_INT(bus_sp5100[1], 0x5, 0x0, 0x14);
 165         PCI_INT(bus_sp5100[1], 0x5, 0x1, 0x15);
 166         PCI_INT(bus_sp5100[1], 0x5, 0x2, 0x16);
 167         PCI_INT(bus_sp5100[1], 0x5, 0x3, 0x17);
 168
 169         /* PCI_SLOT 1. */
 170         PCI_INT(bus_sp5100[1], 0x6, 0x0, 0x15);
 171         PCI_INT(bus_sp5100[1], 0x6, 0x1, 0x16);
 172         PCI_INT(bus_sp5100[1], 0x6, 0x2, 0x17);
 173         PCI_INT(bus_sp5100[1], 0x6, 0x3, 0x14);
 174
 175         /* PCI_SLOT 2. */
 176         PCI_INT(bus_sp5100[1], 0x7, 0x0, 0x16);
 177         PCI_INT(bus_sp5100[1], 0x7, 0x1, 0x17);
 178         PCI_INT(bus_sp5100[1], 0x7, 0x2, 0x14);
 179         PCI_INT(bus_sp5100[1], 0x7, 0x3, 0x15);
 180
 181
 182         /*Local Ints:   Type    Polarity    Trigger     Bus ID   IRQ    APIC ID PIN# */
 183         IO_LOCAL_INT(mp_ExtINT, 0, MP_APIC_ALL, 0x0);
 184         IO_LOCAL_INT(mp_NMI, 0, MP_APIC_ALL, 0x1);
 185         /* There is no extension information... */
 186
 187         /* Compute the checksums */
 188         return mptable_finalize(mc);
 189 }
 190
 191 unsigned long write_smp_table(unsigned long addr)
 192 {
 193         void *v;
 194         v = smp_write_floating_table(addr, 0);
 195         return (unsigned long)smp_write_config_table(v);
 196 }