src/mainboard/supermicro/h8qgi/get_bus_conf.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <device/pci.h>
  22 #include <device/pci_ids.h>
  23 #include <string.h>
  24 #include <stdint.h>
  25 #include <stdlib.h>
  26 #include <cpu/amd/amdfam10_sysconf.h>
  27 #include "agesawrapper.h"
  28
  29
  30 /* Global variables for MB layouts and these will be shared by irqtable mptable
  31  * and acpi_tables busnum is default.
  32  */
  33 u8 bus_isa;
  34 u8 bus_sp5100[2];
  35 u8 bus_sr5650[14];
  36
  37 /*
  38  * Here you only need to set value in pci1234 for HT-IO that could be installed or not
  39  * You may need to preset pci1234 for HTIO board,
  40  * please refer to src/northbridge/amd/amdk8/get_sblk_pci1234.c for detail
  41  */
  42 u32 pci1234x[] = {
  43         0x0000ff0,
  44 };
  45
  46 /*
  47  * HT Chain device num, actually it is unit id base of every ht device in chain,
  48  * assume every chain only have 4 ht device at most
  49  */
  50 u32 hcdnx[] = {
  51         0x20202020,
  52 };
  53
  54 u32 bus_type[256];
  55
  56 u32 sbdn_sr5650;
  57 u32 sbdn_sp5100;
  58
  59 static u32 get_bus_conf_done = 0;
  60
  61
  62 void get_bus_conf(void)
  63 {
  64         u32 status;
  65
  66         device_t dev;
  67         int i, j;
  68
  69         if (get_bus_conf_done == 1)
  70                 return;   /* do it only once */
  71
  72         get_bus_conf_done = 1;
  73
  74         /*
  75          * This is the call to AmdInitLate.  It is really in the wrong place, conceptually,
  76          * but functionally within the coreboot model, this is the best place to make the
  77          * call.  The logically correct place to call AmdInitLate is after PCI scan is done,
  78          * after the decision about S3 resume is made, and before the system tables are
  79          * written into RAM.  The routine that is responsible for writing the tables is
  80          * "write_tables", called near the end of "hardwaremain".  There is no platform
  81          * specific entry point between the S3 resume decision point and the call to
  82          * "write_tables", and the next platform specific entry points are the calls to
  83          * the ACPI table write functions.  The first of ose would seem to be the right
  84          * place, but other table write functions, e.g. the PIRQ table write function, are
  85          * called before the ACPI tables are written.  This routine is called at the beginning
  86          * of each of the write functions called prior to the ACPI write functions, so this
  87          * becomes the best place for this call.
  88          */
  89         status = agesawrapper_amdinitlate();
  90         if(status) {
  91                 printk(BIOS_DEBUG, "agesawrapper_amdinitlate failed: %x \n", status);
  92         }
  93
  94         sbdn_sp5100 = 0;
  95
  96         for (i = 0; i < 0; i++) {
  97                 bus_sp5100[i] = 0;
  98         }
  99         for (i = 0; i < ARRAY_SIZE(bus_sr5650); i++) {
 100                 bus_sr5650[i] = 0;
 101         }
 102
 103         for (i = 0; i < 256; i++) {
 104                 bus_type[i] = 0; /* default ISA bus. */
 105         }
 106
 107         bus_type[0] = 1;  /* pci */
 108
 109         bus_sr5650[0] = (pci1234x[0] >> 16) & 0xff;
 110         //  bus_sp5100[0] = (sysconf.pci1234[0] >> 16) & 0xff;
 111         bus_sp5100[0] = bus_sr5650[0];
 112
 113         /* sp5100 */
 114         dev = dev_find_slot(bus_sp5100[0], PCI_DEVFN(sbdn_sp5100 + 0x14, 4));
 115
 116         if (dev) {
 117                 bus_sp5100[1] = pci_read_config8(dev, PCI_SECONDARY_BUS);
 118
 119                 bus_isa = pci_read_config8(dev, PCI_SUBORDINATE_BUS);
 120                 bus_isa++;
 121                 for (j = bus_sp5100[1]; j < bus_isa; j++)
 122                         bus_type[j] = 1;
 123         }
 124
 125         /* sr5650 */
 126         for (i = 1; i < ARRAY_SIZE(bus_sr5650); i++) {
 127                 dev = dev_find_slot(bus_sr5650[0], PCI_DEVFN(sbdn_sr5650 + i, 0));
 128                 if (dev) {
 129                         bus_sr5650[i] = pci_read_config8(dev, PCI_SECONDARY_BUS);
 130                         if(255 != bus_sr5650[i]) {
 131                                 bus_isa = pci_read_config8(dev, PCI_SUBORDINATE_BUS);
 132                                 bus_isa++;
 133                                 bus_type[bus_sr5650[i]] = 1; /* PCI bus. */
 134                         }
 135                 }
 136         }
 137
 138 /*
 139         for (i = 0; i < 4; i++) {
 140                 dev = dev_find_slot(bus_sp5100[0], PCI_DEVFN(sbdn_sp5100 + 0x14, i));
 141                 if (dev) {
 142                         bus_sp5100[2 + i] = pci_read_config8(dev, PCI_SECONDARY_BUS);
 143                         bus_isa = pci_read_config8(dev, PCI_SUBORDINATE_BUS);
 144                         bus_isa++;
 145                 }
 146         }
 147         for (j = bus_sp5100[2]; j < bus_isa; j++)
 148                 bus_type[j] = 1;
 149 */
 150
 151
 152         /* I/O APICs:   APIC ID Version State   Address */
 153         bus_isa = 10;
 154 }