src/mainboard/supermicro/h8dmr_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define RAMINIT_SYSINFO 1
  23
  24 #define FAM10_SCAN_PCI_BUS 0
  25 #define FAM10_ALLOCATE_IO_RANGE 1
  26
  27 #define QRANK_DIMM_SUPPORT 1
  28
  29 #if CONFIG_LOGICAL_CPUS==1
  30 #define SET_NB_CFG_54 1
  31 #endif
  32
  33 #define SET_FIDVID 1
  34 #define SET_FIDVID_CORE_RANGE 0
  35
  36 #include <stdint.h>
  37 #include <string.h>
  38 #include <device/pci_def.h>
  39 #include <device/pci_ids.h>
  40 #include <arch/io.h>
  41 #include <device/pnp_def.h>
  42 #include <arch/romcc_io.h>
  43 #include <cpu/x86/lapic.h>
  44 #include "option_table.h"
  45 #include "pc80/mc146818rtc_early.c"
  46
  47 // for enable the FAN
  48 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  49 #include "pc80/serial.c"
  50 #include "console/console.c"
  51 #include "lib/ramtest.c"
  52
  53 #include <cpu/amd/model_10xxx_rev.h>
  54
  55 //#include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  56 #include "northbridge/amd/amdfam10/raminit.h"
  57 #include "northbridge/amd/amdfam10/amdfam10.h"
  58
  59 #include "cpu/x86/lapic/boot_cpu.c"
  60 #include "northbridge/amd/amdfam10/reset_test.c"
  61 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  62 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  63
  64 #include "cpu/x86/bist.h"
  65
  66 #include "northbridge/amd/amdfam10/debug.c"
  67
  68 #include "cpu/x86/mtrr/earlymtrr.c"
  69
  70 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  71
  72 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  73
  74 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  75
  76 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  77 {
  78         /* nothing to do */
  79 }
  80
  81 static inline int spd_read_byte(unsigned device, unsigned address)
  82 {
  83         return smbus_read_byte(device, address);
  84 }
  85
  86 #include "northbridge/amd/amdfam10/amdfam10.h"
  87 #include "northbridge/amd/amdht/ht_wrapper.c"
  88
  89 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  90 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
  91 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  92
  93 #include "resourcemap.c"
  94
  95 #include "cpu/amd/quadcore/quadcore.c"
  96
  97 #define MCP55_NUM 1
  98 #define MCP55_USE_NIC 1
  99 #define MCP55_USE_AZA 1
 100
 101 #define MCP55_PCI_E_X_0 4
 102
 103 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 104 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 105
 106
 107
 108 #include "cpu/amd/car/post_cache_as_ram.c"
 109
 110 #include "cpu/amd/microcode/microcode.c"
 111 #include "cpu/amd/model_10xxx/update_microcode.c"
 112 #include "cpu/amd/model_10xxx/init_cpus.c"
 113
 114 #include "cpu/amd/model_10xxx/fidvid.c"
 115
 116 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 117 #include "northbridge/amd/amdfam10/early_ht.c"
 118
 119 static void sio_setup(void)
 120 {
 121         uint32_t dword;
 122         uint8_t byte;
 123         enable_smbus();
 124 //      smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 125         smbusx_write_byte(1, (0x58>>1), 0xb1, 0xff); /* set FAN ctrl to DC mode */
 126
 127         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 128         byte |= 0x20;
 129         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 130
 131         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 132         dword |= (1<<0);
 133         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 134
 135         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 136         dword |= (1<<16);
 137         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 138
 139 }
 140
 141 #include "spd_addr.h"
 142
 143 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 144 {
 145   struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 146
 147         u32 bsp_apicid = 0;
 148         u32 val;
 149         u32 wants_reset;
 150         msr_t msr;
 151
 152         if (!cpu_init_detectedx && boot_cpu()) {
 153                 /* Nothing special needs to be done to find bus 0 */
 154                 /* Allow the HT devices to be found */
 155
 156                 set_bsp_node_CHtExtNodeCfgEn();
 157                 enumerate_ht_chain();
 158
 159                 sio_setup();
 160
 161                 /* Setup the mcp55 */
 162                 mcp55_enable_rom();
 163         }
 164
 165   post_code(0x30);
 166
 167         if (bist == 0) {
 168                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 169         }
 170
 171   post_code(0x32);
 172
 173         pnp_enter_ext_func_mode(SERIAL_DEV);
 174         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 175         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 176         pnp_exit_ext_func_mode(SERIAL_DEV);
 177
 178         uart_init();
 179         console_init();
 180   printk(BIOS_DEBUG, "\n");
 181
 182         /* Halt if there was a built in self test failure */
 183         report_bist_failure(bist);
 184
 185  val = cpuid_eax(1);
 186  printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 187  printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 188  printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 189  printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 190
 191  /* Setup sysinfo defaults */
 192  set_sysinfo_in_ram(0);
 193
 194  update_microcode(val);
 195  post_code(0x33);
 196
 197  cpuSetAMDMSR();
 198  post_code(0x34);
 199
 200  amd_ht_init(sysinfo);
 201  post_code(0x35);
 202
 203  /* Setup nodes PCI space and start core 0 AP init. */
 204  finalize_node_setup(sysinfo);
 205
 206  /* Setup any mainboard PCI settings etc. */
 207  setup_mb_resource_map();
 208  post_code(0x36);
 209
 210  /* wait for all the APs core0 started by finalize_node_setup. */
 211  /* FIXME: A bunch of cores are going to start output to serial at once.
 212   * It would be nice to fixup prink spinlocks for ROM XIP mode.
 213   * I think it could be done by putting the spinlock flag in the cache
 214   * of the BSP located right after sysinfo.
 215   */
 216
 217         wait_all_core0_started();
 218 #if CONFIG_LOGICAL_CPUS==1
 219  /* Core0 on each node is configured. Now setup any additional cores. */
 220  printk(BIOS_DEBUG, "start_other_cores()\n");
 221         start_other_cores();
 222  post_code(0x37);
 223         wait_all_other_cores_started(bsp_apicid);
 224 #endif
 225
 226  post_code(0x38);
 227
 228 #if SET_FIDVID == 1
 229  msr = rdmsr(0xc0010071);
 230  printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 231
 232  /* FIXME: The sb fid change may survive the warm reset and only
 233   * need to be done once.*/
 234
 235         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 236  post_code(0x39);
 237
 238  if (!warm_reset_detect(0)) {      // BSP is node 0
 239    init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 240  } else {
 241    init_fidvid_stage2(bsp_apicid, 0);  // BSP is node 0
 242         }
 243
 244  post_code(0x3A);
 245
 246  /* show final fid and vid */
 247  msr=rdmsr(0xc0010071);
 248  printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 249 #endif
 250
 251  wants_reset = mcp55_early_setup_x();
 252
 253  /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 254  if (!warm_reset_detect(0)) {
 255    print_info("...WARM RESET...\n\n\n");
 256                 soft_reset();
 257    die("After soft_reset_x - shouldn't see this message!!!\n");
 258         }
 259
 260  if (wants_reset)
 261    printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 262
 263  post_code(0x3B);
 264
 265 /* It's the time to set ctrl in sysinfo now; */
 266 printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 267 fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 268
 269 post_code(0x3D);
 270
 271 //printk(BIOS_DEBUG, "enable_smbus()\n");
 272 //        enable_smbus(); /* enable in sio_setup */
 273
 274 post_code(0x40);
 275
 276  printk(BIOS_DEBUG, "raminit_amdmct()\n");
 277  raminit_amdmct(sysinfo);
 278  post_code(0x41);
 279
 280 // printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 281  post_cache_as_ram();  // BSP switch stack to ram, copy then execute LB.
 282  post_code(0x42);  // Should never see this post code.
 283
 284 }
 285