src/mainboard/supermicro/h8dmr_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define FAM10_SCAN_PCI_BUS 0
  23 #define FAM10_ALLOCATE_IO_RANGE 1
  24
  25 #include <stdint.h>
  26 #include <string.h>
  27 #include <device/pci_def.h>
  28 #include <device/pci_ids.h>
  29 #include <arch/io.h>
  30 #include <device/pnp_def.h>
  31 #include <arch/romcc_io.h>
  32 #include <cpu/x86/lapic.h>
  33 #include <console/console.h>
  34 #include <lib.h>
  35 #include <spd.h>
  36 #include <cpu/amd/model_10xxx_rev.h>
  37 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c" // for enable the FAN
  38 #include "northbridge/amd/amdfam10/raminit.h"
  39 #include "northbridge/amd/amdfam10/amdfam10.h"
  40 #include "cpu/amd/model_10xxx/apic_timer.c"
  41 #include "lib/delay.c"
  42 #include "cpu/x86/lapic/boot_cpu.c"
  43 #include "northbridge/amd/amdfam10/reset_test.c"
  44 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  45 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  46 #include "cpu/x86/bist.h"
  47 #include "northbridge/amd/amdfam10/debug.c"
  48 #include "cpu/x86/mtrr/earlymtrr.c"
  49 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  50 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  51
  52 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  53
  54 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  55
  56 static inline int spd_read_byte(unsigned device, unsigned address)
  57 {
  58         return smbus_read_byte(device, address);
  59 }
  60
  61 #include "northbridge/amd/amdfam10/amdfam10.h"
  62 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  63 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  64 #include "resourcemap.c"
  65 #include "cpu/amd/quadcore/quadcore.c"
  66 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
  67 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
  68 #include "cpu/amd/car/post_cache_as_ram.c"
  69 #include "cpu/amd/microcode/microcode.c"
  70 #include "cpu/amd/model_10xxx/update_microcode.c"
  71 #include "cpu/amd/model_10xxx/init_cpus.c"
  72 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
  73 #include "northbridge/amd/amdfam10/early_ht.c"
  74
  75 static void sio_setup(void)
  76 {
  77         uint32_t dword;
  78         uint8_t byte;
  79
  80         enable_smbus();
  81         // smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
  82         /* set FAN ctrl to DC mode */
  83         smbusx_write_byte(1, (0x58 >> 1), 0xb1, 0xff);
  84
  85         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
  86         byte |= 0x20;
  87         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
  88
  89         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
  90         dword |= (1 << 0);
  91         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
  92
  93         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
  94         dword |= (1 << 16);
  95         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
  96 }
  97
  98 static const u8 spd_addr[] = {
  99         //first node
 100         RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0,
 101 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 102         //second node
 103         RC00, DIMM4, DIMM6, 0, 0, DIMM5, DIMM7, 0, 0,
 104 #endif
 105 };
 106
 107 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 108 {
 109         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 110                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 111         u32 bsp_apicid = 0, val, wants_reset;
 112         msr_t msr;
 113
 114         if (!cpu_init_detectedx && boot_cpu()) {
 115                 /* Nothing special needs to be done to find bus 0 */
 116                 /* Allow the HT devices to be found */
 117                 set_bsp_node_CHtExtNodeCfgEn();
 118                 enumerate_ht_chain();
 119                 sio_setup();
 120                 mcp55_enable_rom();
 121         }
 122
 123         post_code(0x30);
 124
 125         if (bist == 0)
 126                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 127
 128         post_code(0x32);
 129
 130         pnp_enter_ext_func_mode(SERIAL_DEV);
 131         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 132         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 133         pnp_exit_ext_func_mode(SERIAL_DEV);
 134
 135         uart_init();
 136         console_init();
 137         printk(BIOS_DEBUG, "\n");
 138
 139         /* Halt if there was a built in self test failure */
 140         report_bist_failure(bist);
 141
 142         val = cpuid_eax(1);
 143         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 144         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n", sysinfo, sysinfo + 1);
 145         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 146         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 147
 148         /* Setup sysinfo defaults */
 149         set_sysinfo_in_ram(0);
 150
 151         update_microcode(val);
 152         post_code(0x33);
 153
 154         cpuSetAMDMSR();
 155         post_code(0x34);
 156
 157         amd_ht_init(sysinfo);
 158         post_code(0x35);
 159
 160         /* Setup nodes PCI space and start core 0 AP init. */
 161         finalize_node_setup(sysinfo);
 162
 163         /* Setup any mainboard PCI settings etc. */
 164         setup_mb_resource_map();
 165         post_code(0x36);
 166
 167         /* wait for all the APs core0 started by finalize_node_setup. */
 168
 169         /* FIXME: A bunch of cores are going to start output to serial at once.
 170          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 171          * I think it could be done by putting the spinlock flag in the cache
 172          * of the BSP located right after sysinfo.
 173          */
 174
 175         wait_all_core0_started();
 176 #if CONFIG_LOGICAL_CPUS==1
 177         /* Core0 on each node is configured. Now setup any additional cores. */
 178         printk(BIOS_DEBUG, "start_other_cores()\n");
 179         start_other_cores();
 180         post_code(0x37);
 181         wait_all_other_cores_started(bsp_apicid);
 182 #endif
 183
 184         post_code(0x38);
 185
 186 #if CONFIG_SET_FIDVID
 187         msr = rdmsr(0xc0010071);
 188         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n",
 189                 msr.hi, msr.lo);
 190
 191         /* FIXME: The sb fid change may survive the warm reset and only
 192          * need to be done once.*/
 193
 194         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 195         post_code(0x39);
 196
 197         if (!warm_reset_detect(0)) {    // BSP is node 0
 198                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 199         } else {
 200                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 201         }
 202
 203         post_code(0x3A);
 204
 205         /* show final fid and vid */
 206         msr = rdmsr(0xc0010071);
 207         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n",
 208                msr.hi, msr.lo);
 209 #endif
 210
 211         init_timer(); // Need to use TMICT to synconize FID/VID
 212
 213         wants_reset = mcp55_early_setup_x();
 214
 215         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 216         if (!warm_reset_detect(0)) {
 217                 print_info("...WARM RESET...\n\n\n");
 218                 soft_reset();
 219                 die("After soft_reset_x - shouldn't see this message!!!\n");
 220         }
 221
 222         if (wants_reset)
 223                 printk(BIOS_DEBUG, "mcp55_early_setup_x wants additional reset!\n");
 224
 225         post_code(0x3B);
 226
 227         /* It's the time to set ctrl in sysinfo now; */
 228         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 229         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 230
 231         post_code(0x3D);
 232
 233         // printk(BIOS_DEBUG, "enable_smbus()\n");
 234         // enable_smbus(); /* enable in sio_setup */
 235
 236         post_code(0x40);
 237
 238         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 239         raminit_amdmct(sysinfo);
 240         post_code(0x41);
 241
 242         // printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 243         post_cache_as_ram(); // BSP switch stack to ram, copy + execute stage 2
 244         post_code(0x42);     // Should never see this post code.
 245 }