src/mainboard/supermicro/h8dmr_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define FAM10_SCAN_PCI_BUS 0
  23 #define FAM10_ALLOCATE_IO_RANGE 1
  24
  25 #include <stdint.h>
  26 #include <string.h>
  27 #include <device/pci_def.h>
  28 #include <device/pci_ids.h>
  29 #include <arch/io.h>
  30 #include <device/pnp_def.h>
  31 #include <arch/romcc_io.h>
  32 #include <cpu/x86/lapic.h>
  33 #include <console/console.h>
  34 #include <lib.h>
  35 #include <spd.h>
  36 #include <cpu/amd/model_10xxx_rev.h>
  37 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c" // for enable the FAN
  38 #include "northbridge/amd/amdfam10/raminit.h"
  39 #include "northbridge/amd/amdfam10/amdfam10.h"
  40 #include "cpu/amd/model_10xxx/apic_timer.c"
  41 #include "lib/delay.c"
  42 #include "cpu/x86/lapic/boot_cpu.c"
  43 #include "northbridge/amd/amdfam10/reset_test.c"
  44 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  45 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  46 #include "cpu/x86/bist.h"
  47 #include "northbridge/amd/amdfam10/debug.c"
  48 #include "cpu/x86/mtrr/earlymtrr.c"
  49 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  50 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  51
  52 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  53
  54 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  55
  56 static inline int spd_read_byte(unsigned device, unsigned address)
  57 {
  58         return smbus_read_byte(device, address);
  59 }
  60
  61 #include "northbridge/amd/amdfam10/amdfam10.h"
  62 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  63 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  64 #include "resourcemap.c"
  65 #include "cpu/amd/quadcore/quadcore.c"
  66 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
  67 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
  68 #include "cpu/amd/car/post_cache_as_ram.c"
  69 #include "cpu/amd/microcode/microcode.c"
  70 #include "cpu/amd/model_10xxx/update_microcode.c"
  71 #include "cpu/amd/model_10xxx/init_cpus.c"
  72 #include "northbridge/amd/amdfam10/early_ht.c"
  73
  74 static void sio_setup(void)
  75 {
  76         uint32_t dword;
  77         uint8_t byte;
  78
  79         enable_smbus();
  80         // smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
  81         /* set FAN ctrl to DC mode */
  82         smbusx_write_byte(1, (0x58 >> 1), 0xb1, 0xff);
  83
  84         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
  85         byte |= 0x20;
  86         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
  87
  88         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
  89         dword |= (1 << 0);
  90         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
  91
  92         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
  93         dword |= (1 << 16);
  94         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
  95 }
  96
  97 static const u8 spd_addr[] = {
  98         //first node
  99         RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0,
 100 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 101         //second node
 102         RC00, DIMM4, DIMM6, 0, 0, DIMM5, DIMM7, 0, 0,
 103 #endif
 104 };
 105
 106 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 107 {
 108         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 109                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 110         u32 bsp_apicid = 0, val, wants_reset;
 111         msr_t msr;
 112
 113         if (!cpu_init_detectedx && boot_cpu()) {
 114                 /* Nothing special needs to be done to find bus 0 */
 115                 /* Allow the HT devices to be found */
 116                 set_bsp_node_CHtExtNodeCfgEn();
 117                 enumerate_ht_chain();
 118                 sio_setup();
 119         }
 120
 121         post_code(0x30);
 122
 123         if (bist == 0)
 124                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 125
 126         post_code(0x32);
 127
 128         pnp_enter_ext_func_mode(SERIAL_DEV);
 129         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 130         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 131         pnp_exit_ext_func_mode(SERIAL_DEV);
 132
 133         uart_init();
 134         console_init();
 135         printk(BIOS_DEBUG, "\n");
 136
 137         /* Halt if there was a built in self test failure */
 138         report_bist_failure(bist);
 139
 140         val = cpuid_eax(1);
 141         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 142         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n", sysinfo, sysinfo + 1);
 143         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 144         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 145
 146         /* Setup sysinfo defaults */
 147         set_sysinfo_in_ram(0);
 148
 149         update_microcode(val);
 150         post_code(0x33);
 151
 152         cpuSetAMDMSR();
 153         post_code(0x34);
 154
 155         amd_ht_init(sysinfo);
 156         post_code(0x35);
 157
 158         /* Setup nodes PCI space and start core 0 AP init. */
 159         finalize_node_setup(sysinfo);
 160
 161         /* Setup any mainboard PCI settings etc. */
 162         setup_mb_resource_map();
 163         post_code(0x36);
 164
 165         /* wait for all the APs core0 started by finalize_node_setup. */
 166
 167         /* FIXME: A bunch of cores are going to start output to serial at once.
 168          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 169          * I think it could be done by putting the spinlock flag in the cache
 170          * of the BSP located right after sysinfo.
 171          */
 172
 173         wait_all_core0_started();
 174 #if CONFIG_LOGICAL_CPUS==1
 175         /* Core0 on each node is configured. Now setup any additional cores. */
 176         printk(BIOS_DEBUG, "start_other_cores()\n");
 177         start_other_cores();
 178         post_code(0x37);
 179         wait_all_other_cores_started(bsp_apicid);
 180 #endif
 181
 182         post_code(0x38);
 183
 184 #if CONFIG_SET_FIDVID
 185         msr = rdmsr(0xc0010071);
 186         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n",
 187                 msr.hi, msr.lo);
 188
 189         /* FIXME: The sb fid change may survive the warm reset and only
 190          * need to be done once.*/
 191
 192         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 193         post_code(0x39);
 194
 195         if (!warm_reset_detect(0)) {    // BSP is node 0
 196                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 197         } else {
 198                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 199         }
 200
 201         post_code(0x3A);
 202
 203         /* show final fid and vid */
 204         msr = rdmsr(0xc0010071);
 205         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n",
 206                msr.hi, msr.lo);
 207 #endif
 208
 209         init_timer(); // Need to use TMICT to synconize FID/VID
 210
 211         wants_reset = mcp55_early_setup_x();
 212
 213         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 214         if (!warm_reset_detect(0)) {
 215                 print_info("...WARM RESET...\n\n\n");
 216                 soft_reset();
 217                 die("After soft_reset_x - shouldn't see this message!!!\n");
 218         }
 219
 220         if (wants_reset)
 221                 printk(BIOS_DEBUG, "mcp55_early_setup_x wants additional reset!\n");
 222
 223         post_code(0x3B);
 224
 225         /* It's the time to set ctrl in sysinfo now; */
 226         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 227         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 228
 229         post_code(0x3D);
 230
 231         // printk(BIOS_DEBUG, "enable_smbus()\n");
 232         // enable_smbus(); /* enable in sio_setup */
 233
 234         post_code(0x40);
 235
 236         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 237         raminit_amdmct(sysinfo);
 238         post_code(0x41);
 239
 240         // printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 241         post_cache_as_ram(); // BSP switch stack to ram, copy + execute stage 2
 242         post_code(0x42);     // Should never see this post code.
 243 }